用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法技术

描述了用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法。例如，一种半导体结构，包括多个平行的半导体鳍部，该多个平行的半导体鳍部被布置在半导体衬底上方并与半导体衬底连续。隔离结构被布置在半导体衬底上方并与多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻。多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过隔离结构的最高表面。外延源极区和漏极区被布置在多个平行的半导体鳍部中的每个半导体鳍部中并与半导体鳍部的上部部分中的沟道区相邻。外延源极区和漏极区不在隔离结构上方横向地延伸。该半导体结构还包括一个或多个栅极电极，每个栅极电极被布置在多个平行的半导体鳍部中的一个或多个半导体鳍部的沟道区上方。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及半导体器件和工艺的领域，具体而言，本专利技术的实施例涉及用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法。
技术介绍
在过去数十年中，集成电路中的特征的缩放已成为不断增长的半导体产业背后的驱动力。缩放至越来越小的特征在半导体芯片的有限空间上实现了功能单元的密度增加。例如，缩小的晶体管尺寸允许在芯片上并入增加数量的存储器或逻辑器件，从而支持制造具有增加容量的产品。然而，对越来越大的容量的驱动并非不存在问题。优化每个器件的性能的必要性变得越来越显著。在集成电路器件的制造中，随着器件尺寸持续缩小，多栅极晶体管(例如，三栅晶体管)变得更加普遍。在传统的工艺中，通常在体硅衬底或硅上绝缘体衬底上制造三栅晶体管。在一些实例中，由于体硅衬底的成本较低并且与现有的高产量体硅衬底基础结构兼容，因此优选体硅衬底。然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构造块的尺寸减小并且随着在给定区域中制造的基本构造块的绝对数量增加，对用于制造这些构造块的半导体工艺的约束已经变得巨大。附图说明图1根据本专利技术的实施例，示出了在外延生长和金属化之后穿过源极/漏极区获得的各个半导体器件对的横截面视图。图2A-图2C示出了在制造具有合并的或接触的外延源极/漏极区的非平面半导体器件的方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并且在右手侧示出了鳍部端视图。图3A-图3D根据本专利技术的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并且在右手侧示出了鳍部端视图，其中：图3A示出了在鳍部形成、栅极电极形成和栅极间隔件形成之后的半导体器件结构；图3B示出了在外延底切(EUC)以去除鳍部的源极/漏极区之后图3A的半导体器件结构；图3C示出了在去除鳍部材料的位置处进行外延生长之后图3B的半导体器件结构；以及图3D示出了在去除鳍部间隔件之后图3C的半导体器件结构。图4A根据本专利技术的实施例，示出了以下各项的TCAD仿真结构：(a)传统的外延源极/漏极区，(b)限定外延源极/漏极区(限定外延)，以及(c)延伸的限定外延源极/漏极区(延伸的限定外延)。图4B是根据本专利技术的实施例示出了图4A的(a)传统的外延源极/漏极区、(b)限定外延源极/漏极区(限定外延)以及(c)延伸的限定外延源极/漏极区(延伸的限定外延)的平均标准化沟道应力的表。图5是根据本专利技术的实施例示出了针对各个鳍部尺寸在各个外延区域之间的外部电阻(REXT)比较结果的表。图6A-图6E根据本专利技术的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的另一种方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并且在右手侧示出了鳍部端视图，其中：图6A示出了在鳍部形成、栅极电极形成和可弃式间隔件形成之后的半导体器件结构；图6B示出了在外延底切(EUC)以去除鳍部的源极/漏极区之后图6A的半导体器件结构；图6C示出了在去除鳍部材料的位置处进行外延生长之后图6B的半导体器件结构；图6D示出了在去除可弃式间隔件之后图6C的半导体器件结构；以及图6E示出了在形成栅极间隔件之后图6D的半导体器件结构。图7A-图7E根据本专利技术的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的另一种方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并在右手侧示出了鳍部端视图，其中：图7A示出了在鳍部形成、栅极电极形成和双间隔件形成之后的半导体器件结构；图7B示出了在外延底切(EUC)以去除鳍部的源极/漏极区之后图7A的半导体器件结构；图7C示出了在从鳍部去除内部间隔件之后图7B的半导体器件结构；图7D示出了在去除鳍部材料的位置处进行外延生长(包括在去除内部间隔件的位置处进行的延伸的横向外延生长)之后图7C的半导体器件结构；以及图7E示出了在去除可弃式间隔件之后图7D的半导体器件结构。图8A-图8E根据本专利技术的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的另一种方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并在右手侧示出了鳍部端视图，其中：图8A示出了在鳍部形成、栅极电极形成和栅极间隔件形成之后的半导体器件结构；图8B示出了在电介质层形成之后图8A的半导体器件结构；图8C示出了在外延底切(EUC)以去除鳍部的源极/漏极区之后图8B的半导体器件结构；图8D示出了在去除鳍部材料的位置处进行外延生长之后图8C的半导体器件结构；以及图8E示出了在去除电介质层之后图8D的半导体器件结构。图9A根据本专利技术的实施例，示出了具有含有限定外延源极/漏极区的鳍部的非平面半导体器件的横截面视图。图9B根据本专利技术的实施例，示出了沿图9A的半导体器件的a-a’轴截取的平面视图。图10示出了根据本专利技术的一种实施方式的计算设备。具体实施方式描述了用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法。在下面的描述中，阐述了众多具体细节(例如，具体的集成和材料体系)，以便提供对本专利技术的实施例的透彻理解。对于本领域技术人员而言将显而易见的是，可以在没有这些具体细节的情况下实践本专利技术的实施例。在其它实例中，没有详细描述公知的特征(例如，集成电路设计布局)，以便不会不必要地混淆本专利技术的实施例。此外，要理解的是，附图中所示出的各个实施例是说明性的表示，并不一定按比例绘制。一个或多个实施例针对用于半导体器件的限定外延生长的半导体区域。在一个此类实施例中，在半导体器件的源极/漏极区中生长的外延材料以如下方式来生长：将生长限制于某些目标位置。本文所描述的一个或多个实施例可以适用于降低半导体器件的源极/漏极区的接触电阻，并且可以特别适用于10纳米(10nm)技术节点和更小的技术节点。本文所描述的实施例可以适用于金属氧化物半导体(MOS)器件和互补金属氧化物半导体(CMOS)器件架构，例如MOS场效应晶体管(MOS-FET)。特定的实施例可以适用于非平面半导体器件。为了提供上下文，应力设计(strain engineering)可以是通过调节晶体管沟道中的应力来提高半导体器件性能的关键策略。可以调节应力以提高电子或空穴迁移率(例如，分别为NMOS或PMOS)，并且从而提高晶体管驱动电流。基于外延底切(EUC)的方法是用于在CMOS技术中实现应力设计的最为公知的方法之一。EUC方法涉及：通过外延生长嵌入选择性的源极/漏极材料，以向PMOS晶体管中的导电沟道提供压缩应力或者向NMOS晶体管中的导电沟道提供拉伸应力。在蚀刻掉(底切蚀刻)用于形成半导体器件的半导体材料的一部分之后生长外延源极/漏极材料。然而，外延生长可能不会严格地仅在去除初始半导体材料的位置中替换被去除的材料。例如，在去除半导体鳍部结构的矩形端部部分的情况下，外延生长通常自己不会以限制于被去除的矩形端部的方式生长。为了简化所涉及的概念中的一个或多个概念，图1根据本专利技术的实施例，示出了在外延生长和金属化之后穿过源极/漏极区获得的各个半导体器件对的横截面视图。参考图1，所有的半本文档来自技高网...

【技术保护点】
一种半导体结构，包括：多个平行的半导体鳍部，所述多个平行的半导体鳍部被布置在半导体衬底上方并与所述半导体衬底连续；隔离结构，所述隔离结构被布置在所述半导体衬底上方并与所述多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻，其中，所述多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过所述隔离结构的最高表面；外延源极区和漏极区，所述外延源极区和漏极区被布置在所述多个平行的半导体鳍部中的每个半导体鳍部中并与所述半导体鳍部的所述上部部分中的沟道区相邻，其中，所述外延源极区和漏极区不在所述隔离结构上方横向地延伸；以及一个或多个栅极电极，每个栅极电极被布置在所述多个平行的半导体鳍部中的一个或多个半导体鳍部的所述沟道区上方。

【技术特征摘要】
【国外来华专利技术】1.一种半导体结构，包括：多个平行的半导体鳍部，所述多个平行的半导体鳍部被布置在半导体衬底上方并与所述半导体衬底连续；隔离结构，所述隔离结构被布置在所述半导体衬底上方并与所述多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻，其中，所述多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过所述隔离结构的最高表面；外延源极区和漏极区，所述外延源极区和漏极区被布置在所述多个平行的半导体鳍部中的每个半导体鳍部中并与所述半导体鳍部的所述上部部分中的沟道区相邻，其中，所述外延源极区和漏极区不在所述隔离结构上方横向地延伸；以及一个或多个栅极电极，每个栅极电极被布置在所述多个平行的半导体鳍部中的一个或多个半导体鳍部的所述沟道区上方。2.根据权利要求1所述的半导体结构，其中，相邻的半导体鳍部的相应源极区和漏极区并不相互合并或接触。3.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区针对相应沟道区诱发应力。4.根据权利要求1所述的半导体结构，还包括：接触金属层，所述接触金属层被布置在所述外延源极区和漏极区的被暴露在所述隔离结构的所述最高表面上方的所有表面上。5.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区包括与所述多个半导体鳍部的所述沟道区的半导体材料不同的半导体材料。6.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面下方的底部表面。7.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区均具有与所述隔离结构的所述最高表面大致成平面的底部表面。8.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面上方的底部表面。9.一种半导体结构，包括：多个平行的半导体鳍部，所述多个平行的半导体鳍部被布置在半导体衬底上方并与所述半导体衬底连续；隔离结构，所述隔离结构被布置在所述半导体衬底上方并与所述多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻，其中，所述多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过所述隔离结构的最高表面；外延源极区和漏极区，所述外延源极区和漏极区被布置在所述多个平行的半导体鳍部中的每个半导体鳍部中并与所述半导体鳍部的所述上部部分中的沟道区相邻，其中，所述外延源极区和漏极区具有基本上垂直的侧壁，并且其中，相邻的半导体鳍部的相应源极区和漏极区并不相互合并或接触；以及一个或多个栅极电极，每个栅极电极被布置在所述多个平行的半导体鳍部中的一个或多个半导体鳍部的所述沟道区上方。10.根据权利要求9所述的半导体结构，其中，所述外延源极区和漏极区不在所述隔离结构上方横向地延伸。11.根据权利要求9所述的半导体结构，其中，所述外延源极区和漏极区在所述隔离结构上方横向地延伸。12.根据权利要求9所述的半导体结构，其中，所...

【专利技术属性】
技术研发人员：S·S·廖，M·L·哈藤多夫，T·加尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US