测试电视机DRAM系统信号完整性的方法技术方案

本发明专利技术公开了一种测试电视机DRAM系统信号完整性的方法，在主芯片SOC端固定数据时钟DQS或数据DQ中的一项，调整另一项的输出时间，人为调整数据DQ与数据时钟DQS之间的相位PHASE关系，对DRAM中的每一组数据位进行逐一测试，若某一组相位PHASE在正常工作时已比较临界，则其可调整的范围最窄，从而判别其为实际工作中条件最为恶劣的数据位组数；选取工作情况最为恶劣的一组进行硬件的SI(信号完整性)测试，从而更加科学可靠的保证整个存储器系统的正常运行，节约测试时间，提升产品开发效率。

【技术实现步骤摘要】

本专利技术涉及动态随机存取存储器测试
，具体涉及一种测试电视机DRAM系统信号完整性的方法。
技术介绍
随着家电智能化发展，电视系统工作复杂性越来越高，对数据处理的带宽要求也越来越大，如不断升级的智能操作系统、4K信号、更高级的PQ处理技术等。因此，DRAM系统在电视行业已得到广泛的使用。为保证DRAM系统的可靠性，需要对其进行信号完整性测试，若数据位每一组进行测试，所需时间长，影响产品开发进度，因此在传统的测试方法中，对DRAM系统数据位的选择是选择PCB上走线最长的一组进行测试，从理论而言，PCB走线最长时，所遭受的电气干扰最多，PCB寄生电容等问题最为恶劣，但实际工作环境中，由于电气工作情况复杂，每一组数据位所受电气干扰不同，走线最长的一组并不代表其工作环境最恶劣，此专利技术方法可使数据位选择更加科学可靠。
技术实现思路
本专利技术克服了现有技术的不足，提供一种测试电视机DRAM系统信号完整性的方法，用于更加科学可靠的保证整个存储器系统的正常运行。考虑到现有技术的上述问题，根据本专利技术公开的一个方面，本专利技术采用以下技术方案：一种测试电视机DRAM系统信号完整性的方法，它包括：步骤一、在主芯片SOC端固定数据时钟DQS或数据DQ中的一项，调整另一项的输出时间，人为调整数据DQ与数据时钟DQS之间的相位PHASE关系，对DRAM中的每一组数据位进行逐一测试，若某一组相位PHASE在正常工作时已比较临界，则其可调整的范围最窄，从而判别其为实际工作中条件最为恶劣的数据位组数；步骤二、以步骤一中得到的最为恶劣的数据位组数进行信号完整性测试。为了更好地实现本专利技术，进一步的技术方案是：根据本专利技术的一个实施方案，所述DRAM为16bit的DRAM型号。与现有技术相比，本专利技术的有益效果之一是：本专利技术的一种测试电视机DRAM系统信号完整性的方法，可对多组DRAM数据位实际工作情况进行观测，选取工作情况最为恶劣的一组进行硬件的SI(信号完整性)测试，更加科学可靠的保证整个存储器系统的正常运行，节约测试时间，提升产品开发效率。附图说明为了更清楚的说明本申请文件实施例或现有技术中的技术方案，下面将对实施例或现有技术的描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅是对本申请文件中一些实施例的参考，对于本领域技术人员来讲，在不付出创造性劳动的情况下，还可以根据这些附图得到其它的附图。图1示出了根据本专利技术一个实施例的引脚分布示意图。图2示出了根据本专利技术一个实施例的测试内容示意图。具体实施方式下面结合实施例对本专利技术作进一步地详细说明，但本专利技术的实施方式不限于此。目前电视产品使用16bit的DRAM型号，其数据位分别为DQL0～DQL7、DQU0～DQU7，其中DQL0～DQL7对应DQ0～DQ7,DQU0～DQU7对应DQ8～DQ15，引脚排布定义遵循JEDEC STANDARD(JESD79-3F)国际行业标准。图1为引脚分布示意图。测试需从DQL0～DQL7、DQU0～DQU7共16组数据位中选择一组工作情况最为恶劣的进行测试，如测试过关，则可以推理其他数据位工作均可过关，减少测试工作量，缩短测试所需时间。传统选择方法是选取PCB上DRAM与SOC(主芯片)之间数据位连接线最长的一组进行测试，但在实际工作中,由于机芯电路工作情况复杂,甚至包含交流供电等大功率部分,因此连接线最长的一组并非一定是工作情况最为恶劣。DRAM系统的数据位SI测试内容是DQ(数据)与DQS(数据时钟)之间的PHASE(相位)关系。如在READ操作中，测试的是DQ与DQS上升沿之间的PHASE，如图2所示中的TDQSQ。由于DRAM属于被动器件，DQ与DQS均需SOC进行主送，因此，我们可以在SOC端使用软件调制的方式，固定DQS或DQ中的任意一项，调整另外一项的输出时间，人为的调整DQ与DQS之间的PHASE，使用软件对16组数据位进行逐一测试，若有一组PHASE在正常工作时已比较临界，其可调整的范围必定最窄，以此来判别实际工作中16组数据位中哪一组工作条件最为恶劣。下面以MSTAR某芯片为例进行说明：首先选择Tirgger level，此项目与DRAM的Verf(参考电平)相关，国际标准为0.75V，选择数值尽可能接近0.75V。其次选择每个数据位需测试的范围，此芯片测试范围为0～12，即在DQS固定的情况下，将DQ进行13个阶段的时间位移，其位移时间步长需与SOC进行商定，在JEDEC STANDARD标准框架下取合适值。然后对DQ0～DQ15共16位组数据位进行逐一测试，随着位移范围的增大，在某一点位移后，测试的PHASE值不合格，软件对合格时间位移长度与整体周期的比值进行计算得出百分比，以百分比数值大小进行是否合格的判定。由于DRAM存在不同频率，因此计算的合格项百分比根据实际情况进行决定，此款SOC的合格百分比为0.5％。从测试结果看，所有的数据位均满足要求，但DQ9测试结果为0.63％，在16组数据位中情况最差，因此后续的SI测试选定DQ9进行。而在实际排版中，DQ9的走线长度为25.34mm，DQ5的走线长度为30.61mm，这也印证了走线最长并非一定是工作情况最恶劣的理论推测。各SOC厂商的DRAM运行频率、软件测试界面等不同，但均可使用此方法，通过对PHASE进行调整的方法，来找出实际工作中数据位情况最为恶劣的一组进行测试，更加科学可靠的保证整个DRAM系统的正常运行，节约测试时间，提升产品开发效率。本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同相似部分相互参见即可。在本说明书中所谈到的“一个实施例”、“另一个实施例”、“实施例”、等，指的是结合该实施例描述的具体特征、结构或者特点包括在本申请概括性描述的至少一个实施例中。在说明书中多个地方出现同种表述不是一定指的是同一个实施例。进一步来说，结合任一实施例描述一个具体特征、结构或者特点时，所要主张的是结合其他实施例来实现这种特征、结构或者特点也落在本专利技术的范围内。尽管这里参照本专利技术的多个解释性实施例对本专利技术进行了描述，但是，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。更具体地说，在本申请公开和权利要求的范围内，可以对主题组合布局的组成部件和/或布局进行多种变型和改进。除了对组成部件和/或布局进行的变型和改进外，对于本领域技术人员来说，其他的用途也将是明显的。本文档来自技高网...

【技术保护点】
一种测试电视机DRAM系统信号完整性的方法，其特征在于它包括：步骤一、在主芯片SOC端固定数据时钟DQS或数据DQ中的一项，调整另一项的输出时间，人为调整数据DQ与数据时钟DQS之间的相位PHASE关系，对DRAM中的每一组数据位进行逐一测试，若某一组相位PHASE在正常工作时已比较临界，则其可调整的范围最窄，从而判别其为实际工作中条件最为恶劣的数据位组数；步骤二、以步骤一中得到的最为恶劣的数据位组数进行信号完整性测试。

【技术特征摘要】
2016.02.05 CN 201610082064X1.一种测试电视机DRAM系统信号完整性的方法，其特征在于它包括：步骤一、在主芯片SOC端固定数据时钟DQS或数据DQ中的一项，调整另一项的输出时间，人为调整数据DQ与数据时钟DQS之间的相位PHASE关系，对DRA...

【专利技术属性】
技术研发人员：钟宇，曾广智，郑晓丽，汪海林，王沛君，
申请(专利权)人：四川长虹电器股份有限公司，
类型：发明
国别省市：四川;51