用于扫描测试的增强状态监视器制造技术

本发明专利技术涉及用于扫描测试的增强状态监视器。公开了一种集成电路，其接收被相位编码在用于测试IC内的扫描链的扫描时钟上的测试控制信息。该相位编码不影响扫描时钟和扫描测试链的正常使用，并且允许额外的测试相关数据(诸如，电源、时钟及额外的全局的和专门的状态数据)被通过辅助的测试数据储存系统(诸如，移位寄存器)收集。所述相位编码进一步控制选择性地输出增强测试状态或传统扫描测试输出。

【技术实现步骤摘要】

本专利技术通常涉及集成电路测试，尤其涉及一种在扫描测试期间监视增强状态的方法。
技术介绍
随着集成电路(IC)的门密度的增加，如今半导体被制造为具有很高的门数与外部封装引脚数之比。结果，电路的测试覆盖率可能受限制，除非一些额外的封装引脚被专用来测试以及额外的可测试性被设计入IC中。需要专用测试引脚的结构化测试技术包括可测试性设计(DFT)方法，诸如扫描测试、内建自测试(BIST)、以及随机存取扫描。然而，由于外部引脚的数目被限制，因此专用测试引脚的提供是以功能降低和电路的功能模块的正常运行时存取性的降低为代价的(否则利用这些引脚将可能实现)。此外，传统的扫描测试被用于检查滞留(stuck-at)故障、晶体管故障、桥接故障、开路故障、延迟故障、以及其他类型的故障，但并不同时捕捉可能与这些故障相关的芯片的其他全局的或专门的状态信息。图1为示出了被设计来支持扫描测试的传统集成电路(IC)100的简化框图。IC 100包括具有集成的测试用设计(DFT)电路的核心逻辑块110、时钟源模块120、以及电源模块130。核心逻辑块110通过输入数据信号scan_din 140和时钟信号scan_clk 150接收输入，scan_din 140提供扫描模式输入，而scan_clk 150提供用于将扫描测试模式扫描到IC 100中和扫描出IC 100的时钟。核心逻辑块110通过输出数据信号scan_dout 160输出数据，如熟悉扫描测试的人将将理解的那样。上述的输入、时钟和输出中的每一个都与IC封装上的引脚关联。为了讨论简化的目的，用于核心逻辑的功能操作的其他输入和输出没有被示出。时钟源模块120包括输入时钟信号test_clk 170并产生核心逻辑时钟信号clk 180，其连接到核心逻辑块110。时钟源模块120包括：晶振(crystal)和具
有分频器(未示出)的PLL(锁相环)，用于产生用于核心逻辑块110的板上时钟以在正常操作期间使用；以及选择器逻辑(未示出)，用于选择性地允许核心逻辑时钟信号clk 180在测试条件下被通过输入时钟信号test_clk 170直接驱动。电源模块130被连接到IC 100外部的电源和接地连接(未示出)，并产生由IC 100(特别是，核心逻辑块110)在操作和测试期间使用的各种电压和电流。电源模块130也可具有旁路电路(未示出)，用于在测试期间外部提供特定电压给电路的某些测试点。注意，信号scan_din 140、scan_clk 150、scan_dout160以及test_clk 170需要专用测试引脚，不然这些引脚可以另外被用在IC 100中用于直接功能I/O、电源和/或接地。换而言之，这些测试输入/输出用尽了IC 100上的宝贵的引脚。此外，虽然IC 100的设计提供对典型的扫描测试故障的监视，但其不能提供用于监视与IC 100的状态相关联的其他状态信息的机制，状态信息可能与经由扫描测试或其他方法检测到的故障相关。
技术实现思路
根据本公开的一个方面，提供了一种集成电路(IC)，包括：核心逻辑；与所述核心逻辑集成的扫描测试硬件，用于基于扫描时钟和扫描数据输入信号在核心逻辑上执行扫描测试以产生扫描数据输出信号，其中所述扫描时钟相位编码有测试控制信息；以及增强状态监视器，其接收所述扫描时钟和测试时钟，其中所述增强状态监视器：(i)与所述测试时钟相关地解码相位编码的扫描时钟以恢复所述测试控制信息，以及(ii)利用所述测试控制信息来选择性地储存增强的测试状态数据。附图说明本专利技术被通过实例的方式示出，并且不限于附图，在附图中相同的附图标记代表相同元件。附图中的元件被出于清楚简要而示出并且不必按比例绘制。例如，为了清楚起见，可以将层和区域的厚度放大。图1为示出了被设计来支持扫描测试的传统IC的框图；图2为示出了根据本专利技术一个实施例的被设计来支持扫描测试的集成电路的简化框图；图3A至3D为示出了根据本专利技术一个实施例的相位调制方案的时序图；图4为根据本专利技术一个实施例的增强状态监视器的简化框图；图5为根据本专利技术一个实施例的解码器模块的示意性电路图；图6为根据本专利技术一个实施例的相位指示器模块的示意性电路图；图7为根据本专利技术一个实施例的循环复位模块的示意性电路图；图8为根据本专利技术一个实施例的相位解码器模块的示意图；以及图9为根据本专利技术一个实施例的相位误差指示器模块的示意性电路图。具体实施方式在此说明本专利技术的详细的示意性实施例。然而，此处披露的特定的结构和功能细节仅仅是代表性的，用于描述本专利技术示例性实施例的目的。本专利技术可以以许多可替换的形式实施，并且不应被解释为限于此处提出的实施例。此外，此处利用的术语仅仅是为了描述特定实施例的目的，并不旨在限制本专利技术的示例性实施例。如此处所使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文明确相反说明。此外还将理解，术语“包括”和/或“包含”指明了所声明的特征、步骤或部件的存在，但并不排除一个或多个其他特征、步骤或部件的存在或添加。还应当注意，在一些可替代的实施方式中，指明的功能/动作的发生可能不按附图中指明的次序。例如，根据所涉及的功能/动作，相继示出的两幅附图事实上可能基本同时地执行，或者有时可以以相反顺序执行。在本专利技术的一个实施例中，一种集成电路包括核心逻辑和增强状态监视器。所述核心逻辑具有集成的扫描测试硬件，其基于扫描时钟和扫描数据输入信号在核心逻辑上执行扫描测试，以产生扫描数据输出信号。所述增强状态监视器接收所述扫描时钟和测试时钟，其中所述扫描时钟已经被相位编码有测试控制信息。增强状态监视器：(i)与测试时钟相关地解码所述相位编码的扫描时钟，以恢复所述测试控制信息；以及(ii)利用所述测试控制信息以选择性地储存增强的测试状态数据。在另一实施例中，本专利技术提供了一种用于在集成电路内进行增强测试状态监视的方法。相位编码的测试控制信息被从扫描时钟和测试时钟解码，不然所述扫描时钟专用于与IC内的核心逻辑相关联的扫描测试硬件。利用所述测试控
制信息来直接选择性地储存用在增强测试状态监视中的增强的测试状态数据。现在参见图2，示出了根据本专利技术一个实施例的被设计来支持测试的集成电路(IC)200的简化框图。IC 200包括：具有集成的DFT电路的核心逻辑模块205，时钟源模块210，电源模块215，增强状态监视器模块220，和多路复用器(mux)222。核心逻辑模块205，其代表IC 200内的电路系统的主体，其经由数据信号scan_din 225和时钟信号scan_clk 230接收输入，以及经由数据信号scan_dout 235输出数据。信号scan_din 225提供串行扫描测试模式，用于在扫描测试负荷周期(scan test load cycle)期间一次(例如，在时钟信号scan_clk 230的每个上升沿)将一位加载进核心逻辑模块205，以预设到核心逻辑模块205内的组合和时序逻辑(未示出)的输入。负荷周期典型地跟随有执行周期，在执行周期中允许时钟信号test_clk 240或者系统的板上时钟在被停止(halted)前提前几个周期。接着，在卸载周期期间，输出信号scan_dout 235携载通过时钟信号sca本文档来自技高网...

【技术保护点】
一种集成电路(IC)，包括：核心逻辑；与所述核心逻辑集成的扫描测试硬件，用于基于扫描时钟和扫描数据输入信号在核心逻辑上执行扫描测试以产生扫描数据输出信号，其中所述扫描时钟相位编码有测试控制信息；以及增强状态监视器，其接收所述扫描时钟和测试时钟，其中所述增强状态监视器：(i)与所述测试时钟相关地解码相位编码的扫描时钟以恢复所述测试控制信息，以及(ii)利用所述测试控制信息来选择性地储存增强的测试状态数据。

【技术特征摘要】
1.一种集成电路(IC)，包括：核心逻辑；与所述核心逻辑集成的扫描测试硬件，用于基于扫描时钟和扫描数据输入信号在核心逻辑上执行扫描测试以产生扫描数据输出信号，其中所述扫描时钟相位编码有测试控制信息；以及增强状态监视器，其接收所述扫描时钟和测试时钟，其中所述增强状态监视器：(i)与所述测试时钟相关地解码相位编码的扫描时钟以恢复所述测试控制信息，以及(ii)利用所述测试控制信息来选择性地储存增强的测试状态数据。2.根据权利要求1所述的IC，进一步包括多路复用器，具有耦接到增强状态监视器的增强的测试状态数据输出的第一输入和耦接到扫描数据输出信号的第二输入，其中利用所述测试控制信息的至少一部分来在第一多路复用器输入和第二多路复用器输入之间选择，以利用扫描数据输出信号和增强测试状态监视器的增强的测试状态数据输出之一驱动IC的数据输出。3.根据权利要求1所述的IC，其中所述增强状态监视器包括用于选择性地储存增强的测试状态数据的移位寄存器。4.根据权...

【专利技术属性】
技术研发人员：王岭，丁黄胜，章伟，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US