EMMC接口和NAND接口的相位调整方法及装置制造方法及图纸

本发明专利技术提供一种EMMC接口和NAND接口的相位调整方法及装置，在首次正常工作模式前对PCB板的自适应训练，测试激励数据按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口，然后经过PCB导线传输至EMMC或NAND器件的数据pin脚；同时EMMC或NAND的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口,然后经过PCB导线传输至EMMC或NAND器件的时钟pin脚；通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，以供主控芯片在正常工作时进行EMMC或NAND数据传输。这样就可以和不同PCB电气条件达到最佳的匹配效果。

【技术实现步骤摘要】

本专利技术涉及一种芯片接口技术，特别涉及一种EMMC芯片接口和NAND闪存接口的相位自适应调整方法及装置。
技术介绍
EMMC(Embedded Multi Media Card)为MMC协会所订立的、主要是针对手机或平板电脑等产品的内嵌式存储器标准规格。eMMC的一个明显优势是在封装中集成了一个控制器，它提供标准接口并管理闪存，使得手机厂商就能专注于产品开发的其它部分，并缩短向市场推出产品的时间。EMMC是当前常用的数据通信接口,广泛应用于各种芯片之间的通信.但是由于EMMC传输速度高,同时数据接收端需要使用接收到的时钟来采样接收到的数据,所以这就对PCB布板有很高的要求,需要非常注意时钟和数据导线的走线长度,否则很容易导致发送端发送出来的时钟和数据相位正确,但是经过PCB走线延时后到达接收端时,接收时钟和接收数据相位发生变化而不满足采样时序要求,最终造成错误采样，同时由于不同的芯片的EMMC输出相位不同,针对不同的芯片的EMMC接口需要设计不同的PCB走线,不能做到一块电路板通用适配不同芯片的EMMC,造成很大的物质资源和人力资源浪费。如果能从芯片设计角度提高芯片输出的EMMC接口时钟数据相位对PCB版的适应性,则可以大大降低PCB板的设计难度和设计时间和产品风险.如图1所示，为eMMC工作时序图，图中：Tds为timing of data setup，也就是数据建立时间要求；Tdh为timing of data hold，也就是数据保持时间要求；当传输到外部器件端的信号eMMC data相对eMMC_clkout的建立或者保持时间不满足要求时,会导致外部的器件无法正确采样数据，因此若能通过相位自动调整来使信号经过电路板传输后达到器件端时达到最佳的采
样相位,即可使芯片的eMMC接口可以自适应所有电路板。另外，NAND闪存是一种非易失性存储技术，即断电后仍能保存数据。它的发展目标就是降低每比特存储成本、提高存储容量,目前nand闪存大量使用于消费电子设备中。nand闪存接口是当前常用的数据通信接口,广泛应用于各种芯片之间的通信。但是由于nand闪存接口传输速度高,同时数据接收端需要使用接收到的时钟来采样接收到的数据,所以这就对PCB布板有很高的要求,需要非常注意时钟和数据导线的走线长度,否则很容易导致发送端发送出来的时钟和数据相位正确,但是经过PCB走线延时后到达接收端时,接收时钟和接收数据相位发生变化而不满足采样时序要求,最终造成错误采样。同时由于不同的芯片的nand闪存接口输出相位不同,针对不同的芯片的nand闪存接口需要设计不同的PCB走线,不能做到一块电路板通用适配不同芯片的nand闪存，造成很大的物质资源和人力资源浪费。同理，如果能从芯片设计角度提高芯片输出的nand闪存接口时钟数据相位对PCB版的适应性,则可以大大降低PCB板的设计难度和设计时间和产品风险。如图2所示，其为nandc工作时序图，图中，Tds为timing of data setup,也就是数据建立时间要求；Tdh为timing of data hold,也就是数据保持时间要求；当传输到外部器件端的信号flash data相对flash DQS的建立或者保持时间不满足要求时,会导致外部的器件无法正确采样数据.因此若能通过相位自动调整来使信号经过电路板传输后达到器件端时达到最佳的采样相位,使芯片的nand flash接口可以自适应所有电路板。
技术实现思路
本专利技术要解决的技术问题，在于提供一种芯片接口的自适应调整方法及装置，可以在默认情况下达到最佳的时钟相位适应性,还可以针对不同的外部电路板进行自适应调整,可以和不同PCB电气条件达到最佳的匹配效果。本专利技术要解决的技术问题之一是这样实现的：一种EMMC接口的相位调整方法，包括：(1)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效；(2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口.然后经过PCB导线传输至EMMC器件的数据pin脚；同时EMMC的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口,然后经过PCB导线传输至EMMC器件的时钟pin脚；(3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练；(4)训练完成后,主控芯片在正常工作时,按照训练得到的最佳延迟配置进行EMMC数据传输。本专利技术要解决的技术问题之二是这样实现的：一种EMMC接口的相位调整装置，包括测试激励数据单元、数据通路选择单元、两级寄存器延迟单元、采样和对比单元、CLKOUT时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元以及相位调整控制单元；所述测试激励数据单元、数据通路选择单元、两级寄存器延迟单元依次连接至主控芯片的数据引脚端口，并由主控芯片的数据引脚端口通过PCB导线连接至EMMC器件的数据pin脚；所述数据通路选择单元还连接测试模式信号；所述CLKOUT时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元依次连接至主控芯片的时钟引脚端口，并由主控芯片时钟引脚端口通过PCB导线连接至EMMC器件的时钟pin脚；所述EMMC器件的数据pin脚和时钟pin脚分别引出一等长的数据反馈线和时钟反馈线至所述采样和对比单元，所述采样和对比单元还分别连接内
部存储器、所述测试激励数据单元和相位调整控制单元，该相位调整控制单元再分别连接所述相位延迟通路选择单元和寄存器延迟通路选择单元。本专利技术要解决的技术问题之三是这样实现的：一种NAND接口的相位调整方法，包括：(1)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效；(2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口.然后经过PCB导线传输至NAND闪存器件的数据pin脚；同时NAND闪存的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口,然后经过PCB导线传输至NAND闪存器件的时钟pin脚；(3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练；(4)训练完成后,主控芯片在正常工作时,按照训练得到的最佳延迟配置进行NAND闪存数据传输。本专利技术要解决的技术问题之四是这样实现的：一种NAND接口的相位调整装置，其特征在于：包括测试激励数据单元、数据通路选择单元、两级寄存器延迟单元、采样和对比单元、DQS时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元以及相位调整控制单元；所述测试激励数据单元、数据通路选择单元、两级寄存器延迟单元依次连接至主控芯片的数据引脚端口，并由主控芯片的数据引脚端口通过PCB导线连接至NAND闪存器件的数据pin脚；所述数据通路选择单元还连接测试模式信号；所述DQS时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄
存器延迟单元、寄存器延迟通路选择单元依次连接至主控芯本文档来自技高网...

【技术保护点】
一种EMMC接口的相位调整方法，其特征在于：(1)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效；(2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口，然后经过PCB导线传输至EMMC器件的数据pin脚；同时EMMC的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口,然后经过PCB导线传输至EMMC器件的时钟pin脚；(3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练；(4)训练完成后,主控芯片在正常工作时,按照训练得到的最佳延迟配置进行EMMC数据传输。

【技术特征摘要】
1.一种EMMC接口的相位调整方法，其特征在于：(1)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效；(2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口，然后经过PCB导线传输至EMMC器件的数据pin脚；同时EMMC的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口,然后经过PCB导线传输至EMMC器件的时钟pin脚；(3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练；(4)训练完成后,主控芯片在正常工作时,按照训练得到的最佳延迟配置进行EMMC数据传输。2.根据权利要求1所述的EMMC接口的相位调整方法，其特征在于：所述步骤(3)具体过程如下：(31)控制所述相位延迟和寄存器延迟为起始延迟配置；(32)将经过所述相位延迟和寄存器延迟的时钟送往EMMC器件,然后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据，然后使用连接回来的时钟和数据进行采样并存储；(33)当采样数据达到指定长度后，读取原始的测试激励数据序列进行对比；如果对比正确，则表明PCB板上的EMMC器件端采样没有问题,此时适应训练结束，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置；如果对比不正确,则控制所述相位延迟和寄存器延迟为下一个延迟配置的训练流程,回到(32)继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。3.根据权利要求2所述的EMMC接口的相位调整方法，其特征在于：所述相位延迟包括0度、90度、180度和270度的相位延迟配置；所述寄存器延迟包括零级、一级、二级和三级的寄存器延迟配置；则所述相位延迟和寄存器延迟的延迟配置包括下列几种：相位延迟配置为0度,寄存器延迟配置为零级；相位延迟配置为90度,寄存器延迟配置为零级；相位延迟配置为180度,寄存器延迟配置为零级；相位延迟配置为270度,寄存器延迟配置为零级；相位延迟配置为0度，寄存器延迟配置为一级；相位延迟配置为90度,寄存器延迟配置为一级；相位延迟配置为180度,寄存器延迟配置为一级；相位延迟配置为270度,寄存器延迟配置为一级；相位延迟配置为0度，寄存器延迟配置为二级；相位延迟配置为90度,寄存器延迟配置为二级；相位延迟配置为180度,寄存器延迟配置为二级；相位延迟配置为270度,寄存器延迟配置为二级；相位延迟配置为0度，寄存器延迟配置为三级；相位延迟配置为90度,寄存器延迟配置为三级；相位延迟配置为180度,寄存器延迟配置为三级；相位延迟配置为270度,寄存器延迟配置为三级。4.一种EMMC接口的相位调整装置，其特征在于：包括测试激励数据单元、数据通路选择单元、两级寄存器延迟单元、采样和对比单元、CLKOUT时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元以及相位调整控制单元；所述测试激励数据单元、数据通路选择单元、两级寄存器延迟单元依次连接至主控芯片的数据引脚端口，并由主控芯片的数据引脚端口通过PCB导线连接至EMMC器件的数据pin脚；所述数据通路选择单元还连接测试
\t模式信号；所述CLKOUT时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元依次连接至主控芯片的时钟引脚端口，并由主控芯片时钟引脚端口通过PCB导线连接至EMMC器件的时钟pin脚；所述EMMC器件的数据pin脚和时钟pin脚分别引出一等长的数据反馈线和时钟反馈线至所述采样和对比单元，所述采样和对比单元还分别连接内部存储器、所述测试激励数据单元和相位调整控制单元，该相位调整控制单元再分别连接所述相位延迟通路选择单元和寄存器延迟通路选择单元。5.根据权利要求4所述的EMMC接口的相位调整装置，其特征在于：在首次正常工作模式前，测试模式信号被设置为有效；数据通路选择单元选通测试激励数据单元，测试激励数据单元按照预先存储的数据序列的传输时钟频率送出，经过通路选择单元后达到两级寄存器延迟单元后送出主控芯片的数据引脚端口，然后经过PCB导线传输至EMMC器件的数据pin脚；同时，所述CLKOUT时钟产生单元负责产生EMMC的数据传输时钟在相位延迟通路选择单元和寄存器延迟通路选择单元的控制下，依次经过或不经过相位延迟单元和寄存器延迟单元后输出至主控芯片的时钟引脚端口,然后经过PCB导线传输至EMMC器件的时钟pin脚；所述相位调整控制单元通过控制所述相位延迟单元和寄存器延迟单元的配置，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，以供主控芯片在正常工作时使用。6.根据权利要求5所述的EMMC接口的相位调整装置，其特征在于：所述相位调整控制单元通过控制所述相位延迟单元和寄存器延迟单元的配置，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置具体过程如下：所述相位调整控制单元控制所述相位延迟单元和寄存器延迟单元为起始延迟配置；将经过所述相位延迟单元和寄存器延迟单元的时钟送往EMMC器件,然
\t后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据至所述采样和对比单元，然后所述采样和对比单元使用连接回来的时钟和数据进行采样并存储至所述内部存储器；当采样数据达到指定长度后，所述采样和对比单元从测试激励数据单元读取原始的测试激励数据序列进行对比；如果对比正确，则表明PCB板上的EMMC器件端采样没有问题,此时适应训练结束，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置；如果对比不正确,则相位调整控制单元控制所述相位延迟和寄存器延迟为下一个延迟配置的训练流程继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。7.根据权利要求6所述的EMMC接口的相位调整装置，其特征在于：所述相位延迟单元包括90度相位延迟单元、180度相位延迟单元和270度相位延迟单元；所述CLKOUT时钟产生单元分别通过直接及通过该90度相位延迟单元、180度相位延迟单元、270度相位延迟单元连接所述相位延迟通路选择单元；所述寄存器延迟单元包括一级寄存器延迟单元、二级寄存器延迟单元和三级寄存器延迟单元；所述相位延迟通路选择单元分别通过直接及通过该一级寄存器延迟单元、二级寄存器延迟单元、三级寄存器延迟单元连接所述寄存器延迟通路选择单元。8.一种NAND接口的相...

【专利技术属性】
技术研发人员：廖裕民，
申请(专利权)人：福州瑞芯微电子股份有限公司，
类型：发明
国别省市：福建;35