一种有限长冲激响应滤波电路及可编程逻辑器件制造技术

本发明专利技术公开了一种有限长冲激响应滤波电路及可编程逻辑器件。本发明专利技术提供了一种FIR电路及FPGA，该FIR电路包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与第一输入端x及第一输入级联数据cxi连接的第一支路、与第二输入端h连接的第二支路、连接加法器与输出端p的第三支路，第一支路输出第一输出级联数据cxo，第一支路的输出结果与第二支路的输出结果输入乘法器，乘法器的输出结果连接至加法器，加法器将乘法器的输出结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo；第一支路、第二支路及第三支路由硬核配置形成。通过本发明专利技术的实施，直接通过硬核配置实现FIR，不需要通过外部的寄存器和绕线，解决了现有FIR需要由软IP实现的问题。

【技术实现步骤摘要】

本专利技术涉及FPGA(Field-ProgrammableGateArray，可编程逻辑器件)数字时钟领域，尤其涉及一种有限长冲激响应滤波电路及FPGA。
技术介绍
有限长冲激响应(FIR)滤波器，是数字信号处理系统中最基本的元件，它可以在保持任意幅频特性的同时具有严格的线性相频特性，同时因其单位抽样响应是有限长的，因而FIR滤波器是稳定的系统。因此FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的作用。现FPGA中自带的FIR都需要由软IP来实现，如图1所示，直接型FIR中的L-1和L-2延时单元都不嵌入在硬件电路A中，由软IP通过硬核外部绕线来实现，这消耗了大量FPGA中的绕线资源，同时因为外部绕线的长度增加，会增大了数据链到逻辑运算单元的延时，从而会影响最高时钟频率。因此，本领域技术人员亟待提供一种FIR滤波器，以解决现有FIR需要由软IP实现的技术问题。
技术实现思路
本专利技术提供了一种有限长冲激响应滤波电路及FPGA，以解决现有FIR需要由软IP实现的问题。本专利技术提供了一种有限长冲激响应滤波电路，其包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与第一输入端x及第一输入级联数据cxi连接的第一支路、与第二输入端h连接的第二支路、连接加法器与输出端p的第三支路，第一支路输出第一输出级联数据cxo，第一支路的输出结果与第二支路的输出结果输入乘法器，乘法器的输出结果连接至加法器，加法器将乘法器的输出结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo；第一支路包括第一选择器mux0、第一输入寄存器reg0、第二选择器mux1，第一选择器mux0用于选择数据为第一输入端x或者第一输入级联数据cxi，第一选择器mux0连接第一输入寄存器reg0或者第二选择器mux1，第一输入寄存器reg0连接第二选择器mux1，第二选择器mux1用于选择是否旁路第一输入寄存器reg0，第二选择器mux1输出第一输出级联数据cxo，第二选择器mux1的输出结果输入乘法器；第二支路包括第二输入寄存器reg1、第三选择器mux2，第二输入寄存器reg1连接第二输入端h，第二输入寄存器reg1的输出连接第三选择器mux2，第三选择器mux2用于选择是否旁路第二输入寄存器reg1，第三选择器mux2的输出结果输入乘法器；第三支路包括输出寄存器reg4、第四选择器mux5，输出寄存器reg4的输入连接加法器，输出寄存器reg4的输出连接第四选择器mux5，第四选择器mux5用于选择是否旁路输出寄存器reg4，第四选择器mux5连接输出端p，第四选择器mux5输出第二输出级联数据cpo。进一步的，第二选择器mux1使能第一输入寄存器reg0，第三选择器mux2使能第二输入寄存器reg1，第四选择器mux5旁路输出寄存器reg4，形成直接型有限长冲激响应滤波电路。进一步的，第二选择器mux1旁路第一输入寄存器reg0，第三选择器mux2旁路第二输入寄存器reg1，第四选择器mux5使用输出寄存器reg4，形成转置型有限长冲激响应滤波电路。进一步的，还包括第四支路，第二选择器mux1通过第四支路输出第一输出级联数据cxo；第四支路包括第一流水线寄存器reg2、第五选择器mux3，第一流水线寄存器reg2连接第二选择器mux1，第一流水线寄存器reg2的输出连接第五选择器mux3，第五选择器mux3用于选择是否旁路第一流水线寄存器reg2，第五选择器mux3输出第一输出级联数据cxo。进一步的，第二选择器mux1使能第一输入寄存器reg0，第三选择器mux2使能第二输入寄存器reg1，第四选择器mux5旁路输出寄存器reg4，第五选择器mux3旁路第一流水线寄存器reg2，形成直接型有限长冲激响应滤波电路。进一步的，第二选择器mux1使能第一输入寄存器reg0，第三选择器mux2使能第二输入寄存器reg1，第四选择器mux5使能输出寄存器reg4，第五选择器mux3使能第一流水线寄存器reg2，形成直接型有限长冲激响应滤波电路。进一步的，第二选择器mux1旁路第一输入寄存器reg0，第三选择器mux2旁路第二输入寄存器reg1，第四选择器mux5使用输出寄存器reg4，第五选择器mux3旁路第一流水线寄存器reg2，形成转置型有限长冲激响应滤波电路。进一步的，还包括第五支路，乘法器通过第五支路连接加法器；第五支路包括第二流水线寄存器reg3、第六选择器mux4，第二流水线寄存器reg3连接乘法器，第二流水线寄存器reg2的输出连接第六选择器mux4，第六选择器mux4用于选择是否旁路第二流水线寄存器reg2，第六选择器mux4输出至加法器。进一步的，第二选择器mux1使能第一输入寄存器reg0，第三选择器mux2使能第二输入寄存器reg1，第四选择器mux5旁路输出寄存器reg4，第六选择器mux4旁路第二流水线寄存器reg2，形成直接型有限长冲激响应滤波电路。进一步的，第二选择器mux1使能第一输入寄存器reg0，第三选择器mux2使能第二输入寄存器reg1，第四选择器mux5旁路输出寄存器reg4，第六选择器mux4使能第二流水线寄存器reg2，形成直接型有限长冲激响应滤波电路。进一步的，第二选择器mux1旁路第一输入寄存器reg0，第三选择器mux2旁路第二输入寄存器reg1，第四选择器mux5使用输出寄存器reg4，第六选择器mux4旁路第二流水线寄存器reg2，形成转置型有限长冲激响应滤波电路。进一步的，第二选择器mux1旁路第一输入寄存器reg0，第三选择器mux2旁路第二输入寄存器reg1，第四选择器mux5使用输出寄存器reg4，第六选择器mux4使能第二流水线寄存器reg2，形成转置型有限长冲激响应滤波电路。本专利技术提供了一种可编程逻辑器件，其设置有本专利技术提供的有限长冲激响应滤波电路。本专利技术的有益效果：本专利技术提供了一种有限长冲激响应滤波电路，直接通过硬核配置实现FIR，不需要通过外部的寄存器和绕线，解决了现有FIR需要由软IP实现的问题，减少了寄存器输出到逻辑运算单元之间的延时，使其时序性能优于通过软IP实现的FIR。进一步的，可通过硬核直接配置支持直接型和转置型的FIR滤波器，节省软IP资源。进一步的，直接使用已经配置可实现FIR滤波器能节省大量的FPGA绕线资源和寄存器资源。附图说明图1为现有FIR电路的电路连接本文档来自技高网...

【技术保护点】
一种有限长冲激响应滤波电路，其特征在于，包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与所述第一输入端x及第一输入级联数据cxi连接的第一支路、与所述第二输入端h连接的第二支路、连接所述加法器与所述输出端p的第三支路，所述第一支路输出第一输出级联数据cxo，所述第一支路的输出结果与所述第二支路的输出结果输入所述乘法器，所述乘法器的输出结果连接至所述加法器，所述加法器将所述乘法器的输出结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo；所述第一支路包括第一选择器mux0、第一输入寄存器reg0、第二选择器mux1，所述第一选择器mux0用于选择数据为所述第一输入端x或者所述第一输入级联数据cxi，所述第一选择器mux0连接所述第一输入寄存器reg0或者所述第二选择器mux1，所述第一输入寄存器reg0连接所述第二选择器mux1，所述第二选择器mux1用于选择是否旁路所述第一输入寄存器reg0，所述第二选择器mux1输出所述第一输出级联数据cxo，所述第二选择器mux1的输出结果输入所述乘法器；所述第二支路包括第二输入寄存器reg1、第三选择器mux2，所述第二输入寄存器reg1连接所述第二输入端h，所述第二输入寄存器reg1的输出连接所述第三选择器mux2，所述第三选择器mux2用于选择是否旁路所述第二输入寄存器reg1，所述第三选择器mux2的输出结果输入所述乘法器；所述第三支路包括输出寄存器reg4、第四选择器mux5，所述输出寄存器reg4的输入连接所述加法器，所述输出寄存器reg4的输出连接所述第四选择器mux5，所述第四选择器mux5用于选择是否旁路所述输出寄存器reg4，所述第四选择器mux5连接所述输出端p，所述第四选择器mux5输出所述第二输出级联数据cpo。...

【技术特征摘要】
1.一种有限长冲激响应滤波电路，其特征在于，包括：第一输入端x、
第二输入端h、输出端p、乘法器及加法器、与所述第一输入端x及第一输入级
联数据cxi连接的第一支路、与所述第二输入端h连接的第二支路、连接所述加
法器与所述输出端p的第三支路，所述第一支路输出第一输出级联数据cxo，所
述第一支路的输出结果与所述第二支路的输出结果输入所述乘法器，所述乘法
器的输出结果连接至所述加法器，所述加法器将所述乘法器的输出结果与第二
输入级联数据cpi进行运算，输出第二输出级联数据cpo；
所述第一支路包括第一选择器mux0、第一输入寄存器reg0、第二选择器
mux1，所述第一选择器mux0用于选择数据为所述第一输入端x或者所述第一
输入级联数据cxi，所述第一选择器mux0连接所述第一输入寄存器reg0或者
所述第二选择器mux1，所述第一输入寄存器reg0连接所述第二选择器mux1，
所述第二选择器mux1用于选择是否旁路所述第一输入寄存器reg0，所述第二
选择器mux1输出所述第一输出级联数据cxo，所述第二选择器mux1的输出结
果输入所述乘法器；
所述第二支路包括第二输入寄存器reg1、第三选择器mux2，所述第二输
入寄存器reg1连接所述第二输入端h，所述第二输入寄存器reg1的输出连接所
述第三选择器mux2，所述第三选择器mux2用于选择是否旁路所述第二输入寄
存器reg1，所述第三选择器mux2的输出结果输入所述乘法器；
所述第三支路包括输出寄存器reg4、第四选择器mux5，所述输出寄存器

\treg4的输入连接所述加法器，所述输出寄存器reg4的输出连接所述第四选择器
mux5，所述第四选择器mux5用于选择是否旁路所述输出寄存器reg4，所述第
四选择器mux5连接所述输出端p，所述第四选择器mux5输出所述第二输出级
联数据cpo。
2.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述第
二选择器mux1使能所述第一输入寄存器reg0，所述第三选择器mux2使能所
述第二输入寄存器reg1，所述第四选择器mux5旁路所述输出寄存器reg4，形
成直接型有限长冲激响应滤波电路。
3.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，所述第
二选择器mux1旁路所述第一输入寄存器reg0，所述第三选择器mux2旁路所
述第二输入寄存器reg1，所述第四选择器mux5使用所述输出寄存器reg4，形
成转置型有限长冲激响应滤波电路。
4.如权利要求1所述的有限长冲激响应滤波电路，其特征在于，还包括
第四支路，所述第二选择器mux1通过所述第四支路输出所述第一输出级联数
据cxo；所述第四支路包括第一流水线寄存器reg2、所述第五选择器mux3，所
述第一流水线寄存器reg2连接所述第二选择器mux1，所述第一流水线寄存器
reg2的输出连接所述第五选择器mux3，所述第五选择器mux3用于选择是否旁
路所述第一流水线寄存器reg2，所述第五选择器mux3输出所述第一输出级联
数据cxo。
5.如权利要求4所述的有限长冲激响应滤波电路，其特征在于，所述第

\t二选择器mux1使能所...

【专利技术属性】
技术研发人员：蒲迪锋，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东;44