射频接口控制的方法和数字射频接口控制器技术

本发明专利技术涉及无线通讯终端，公开了一种射频接口控制的方法和数字射频接口控制器。本发明专利技术中，预先在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加至少一个控制逻辑信道缓存，并且将该控制逻辑信道缓存配置为先入先出队列，寄存器组在将逻辑信道的配置转换为逻辑信道帧后，将逻辑信道帧传输至所述控制逻辑信道缓存，所述控制逻辑信道处理单元从所述控制逻辑信道缓存中读取所述逻辑信道帧，其中，所述控制逻辑信道处理单元在每处理完一个逻辑信道帧后，从配置为先入先出队列的控制逻辑信道缓存中，读取下一个逻辑信道帧。使得射频接口控制技术的使用更加灵活，可以解决在频分双工(FDD：Frequency Division Duplexing)制式下，射频接口逻辑信道帧之间由于时间上冲突导致的坏帧问题。

【技术实现步骤摘要】
射频接口控制的方法和数字射频接口控制器
本专利技术涉及通信领域，特别涉及对数字射频接口的控制技术。
技术介绍
在移动通信系统中，射频(RadioFrequency，简称“RF”)芯片和基带(BB：Baseband)芯片通过RF接口(RFInterface)连接。目前的多模系统，考虑到RF接口连接简单、各模式能够复用，以及不同的芯片厂家便于互联等因素，采用了一种通用的接口——数字射频(DigRF)v4标准接口。图1是现有的基带芯片和射频芯片通过DigRFv4连接的示意图，BBIC(基带芯片)和RFIC(射频芯片)各有一个DigRFv4的接口，BB侧是主(Master)接口，RF侧是从(Slave)接口。接口由两个方向上的差分信号线连接，分成Txsublink和Rxsublink，为方便表述，每条sublink上只有一对差分信号线，也就是只有一个通道(Lane)，多通道的原理类似，在此不再赘述。由于BB和RF内部的通道的处理原理类似，本申请以基带芯片为例进行说明。在BB芯片中，DigRFv4的Master控制器分成两个部分，一部分是控制器模块，主要负责DigRFv4协议层部分的实现，一部分是物理层(PHY)。与DigRFv4Master相连的是射频控制器(RFC)模块，可以时间上精确控制DigRFv4的控制指令和数据流向。RFC内部有多个时序处理器(TimingSequencer)，可以并行触发指令和数据到DigRFv4Controller模块。图2是基带芯片内部射频接口控制器和DigRFv4接口模块的Tx通道的示意图。由于Rx通道的基本原理和Tx类似，在文中为了描述简单，没有体现Rx通道部分。RFC是基带芯片内的专用执行RF时序控制和相关的操作模块，RFC的核心是时序处理模块内的多个序列器Sequencer，每个序列器就是一个独立的可执行的逻辑单元，RFC中的多个Sequencer可以并行执行，可同时对DigRFv4接口进行指令和数据的交互。RFC的多个Sequencer通过DATA_BUS(数据总线)和CTL_BUS(控制总线)和DigRFv4接口交互，其中前者承载数据内容，后者传输控制相关内容，以及对DigRFv4的寄存器配置的访问。由于多个Sequencer会同时触发不同的CLC(逻辑信道的配置)，CLC在接口总线上传输到DigRFv4控制器模块内的寄存器组(RegisterBank)中。寄存器组会生成CLC的配置数据信息到控制逻辑信道处理单元(CLChandler)。然而，由于控制逻辑信道处理单元的处理会有一定的时延，当连续的两个逻辑信道帧到达控制逻辑信道处理单元，并且这两个逻辑信道帧的到达时间间隔很短的情况下，前一个逻辑信道帧在控制逻辑信道处理单元中可能还没有完全处理完成，此时后一个逻辑信道帧就会覆盖前一个逻辑信道帧，导致前一个CLC坏帧。具体地说，由于在多模系统中，尤其频分双工(FrequencyDivisionDuplexing，简称“FDD”)模式下，会存在多个序列器同时触发控制指令和数据到DigRFv4Controller模块的场景，具体如下：1.FDD模式下，收发操作并行存在，收发信机的配置指令CLC会在一定的场景下冲突。2.两个CLC帧(即逻辑信道帧)的间隔时间足够控制逻辑信道处理单元完成处理，但是第一个CLC帧被DLC或者其他的CLC延迟，导致两个CLC在控制逻辑信道处理单元部分冲突。因此，本专利技术的专利技术人发现，在上述这些场景下，多个CLC帧的冲突会导致了CLC的坏帧或者丢帧等现象。
技术实现思路
本专利技术的目的在于提供一种射频接口控制的方法和数字射频接口控制器，以解决CLC帧之间由于时间上冲突导致的坏帧问题。为解决上述技术问题，本专利技术的实施方式提供了一种射频接口控制的方法，包含以下步骤：A.预先在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加至少一个控制逻辑信道缓存，并且将该控制逻辑信道缓存配置为先入先出队列；B.寄存器组在将逻辑信道的配置转换为逻辑信道帧后，将逻辑信道帧传输至所述控制逻辑信道缓存，所述控制逻辑信道处理单元从所述控制逻辑信道缓存中读取所述逻辑信道帧，其中，所述控制逻辑信道处理单元在每处理完一个逻辑信道帧后，从配置为先入先出队列的控制逻辑信道缓存中，读取下一个逻辑信道帧。本专利技术的实施方式还提供了一种数字射频接口控制器，该数字射频接口控制器包含：寄存器组、控制逻辑信道处理单元、至少一个控制逻辑信道缓存；所述控制逻辑信道缓存位于所述寄存器组与所述控制逻辑信道处理单元之间，并且，该控制逻辑信道缓存配置为先入先出队列；所述寄存器组用于将逻辑信道的配置转换为逻辑信道帧，并传输至所述控制逻辑信道缓存；所述控制逻辑信道处理单元用于从所述控制逻辑信道缓存中读取所述逻辑信道帧，其中，所述控制逻辑信道处理单元在每处理完一个逻辑信道帧后，从配置为先入先出队列的控制逻辑信道缓存中，读取下一个逻辑信道帧。本专利技术实施方式相对于现有技术而言，可以将到达控制逻辑信道处理单元的大量逻辑信道帧进行缓存排序，从而达到控制所述逻辑信道帧有序进入该控制逻辑信道处理单元的目的，在现有方案上，修改非常有限的前提下，有效解决多模通信系统射频接口指令冲突的问题，特别是可以解决在频分双工(FDD)制式下，射频接口逻辑信道帧之间由于时间上冲突导致的坏帧问题。另外，在步骤A中，在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加的控制逻辑信道缓存的个数大于或等于2。当控制逻辑信道缓存的个数大于或等于2时，使得在寄存器组与控制逻辑信道处理单元之间可以缓存更多的逻辑信道帧，进一步避免发生帧与帧之间的冲突和坏帧现象。另外，所述先入先出队列的深度根据频分双工制式下的网络负荷配置。当网络负荷较大时，可以将该先入先出队列配置成较深的深度，以承载更多的网络任务，从而保证网络的畅通和网络传输的可靠性。另外，在所述步骤A中，还包含以下步骤：为各所述控制逻辑信道缓存设置各自的优先级，当各个控制逻辑信道缓存具备自己的优先级时，控制逻辑信道处理单元可以优先从优先级高的控制逻辑信道缓存中读取所述逻辑信道帧，以满足对不同重要紧急程度的逻辑信道帧的调用。另外，所述控制逻辑信道缓存的个数根据逻辑信道帧的类型设定；每个所述控制逻辑信道缓存分别对应一种逻辑信道帧的类型，设置不同类型的控制逻辑信道缓存可以对逻辑信道帧的类型进行分门别类，便于逻辑信道帧的识别和调取。另外，所述控制逻辑信道缓存的个数根据对射频控制器的控制用途设定；每个所述控制逻辑信道缓存分别对应一种用途。设置不同用途的控制逻辑信道缓存可以对逻辑信道帧的用途进行分门别类，便于逻辑信道帧的识别和调取。附图说明图1是现有技术中的基带芯片和射频芯片通过DigRFv4连接的示意图；图2是现有技术中基带芯片内部射频接口控制器和DigRFv4接口模块的Tx通道的示意图；图3是根据本专利技术第一实施方式的射频接口控制的方法流程图；图4是根据本专利技术第一实施方式中的基带芯片内部结构示意图；图5是根据本专利技术第二实施方式中的基带芯片内部结构示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本专利技术各本文档来自技高网...

【技术保护点】
一种射频接口控制的方法，其特征在于，包含以下步骤：A.预先在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加至少一个控制逻辑信道缓存，并且将该控制逻辑信道缓存配置为先入先出队列；B.寄存器组在将逻辑信道的配置转换为逻辑信道帧后，将逻辑信道帧传输至所述控制逻辑信道缓存，所述控制逻辑信道处理单元从所述控制逻辑信道缓存中读取所述逻辑信道帧，其中，所述控制逻辑信道处理单元在每处理完一个逻辑信道帧后，从配置为先入先出队列的控制逻辑信道缓存中，读取下一个逻辑信道帧。

【技术特征摘要】
1.一种射频接口控制的方法，其特征在于，包含以下步骤：A.预先在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加至少一个控制逻辑信道缓存，并且将该控制逻辑信道缓存配置为先入先出队列；B.寄存器组在将逻辑信道的配置转换为逻辑信道帧后，将逻辑信道帧传输至所述控制逻辑信道缓存，所述控制逻辑信道处理单元从所述控制逻辑信道缓存中读取所述逻辑信道帧，其中，所述控制逻辑信道处理单元在每处理完一个逻辑信道帧后，从配置为先入先出队列的控制逻辑信道缓存中，读取下一个逻辑信道帧。2.根据权利要求1所述的射频接口控制的方法，其特征在于，在所述步骤A中，在数字射频接口控制器中的寄存器组和控制逻辑信道处理单元之间增加的控制逻辑信道缓存的个数大于或等于2。3.根据权利要求1所述的射频接口控制的方法，其特征在于，所述先入先出队列的深度根据频分双工制式下的网络负荷配置。4.根据权利要求2所述的射频接口控制的方法，其特征在于，在所述步骤A中，还包含以下步骤：为各所述控制逻辑信道缓存设置各自的优先级；在所述步骤B中，所述控制逻辑信道处理单元优先从优先级高的所述控制逻辑信道缓存中读取所述逻辑信道帧。5.根据权利要求2所述的射频接口控制的方法，其特征在于，所述控制逻辑信道缓存的个数根据逻辑信道帧的类型设定；每个所述控制逻辑信道缓存分别对应一种逻辑信道帧的类型。6.根据权利要求2所述的射频接口控制的方法，其特征在于，所述控制逻辑信道缓存的个数根据对射频控制器的控制用途设定；每个所述控制逻...

【专利技术属性】
技术研发人员：赵沧波，
申请(专利权)人：联芯科技有限公司，
类型：发明
国别省市：上海;31