一种用于单芯片系统内双总线间的传输同步器技术方案

本发明专利技术提供了一种用于单芯片系统内双总线间的传输同步器，包括：总线解析器,负责接收主设备通过两条总线发出的传输命令信息，并转发给判别器；判别器，内部包括至少2组地址寄存器和2位屏蔽控制位，2组地址寄存器分别存储需要进行同步控制的总线0传输目标地址和总线1传输目标地址，2位屏蔽控制位用于分别控制对应总线的总线屏蔽器的开启和关闭；总线屏蔽器,负责根据判别器发出的控制信息来屏蔽对应总线的新的传输。本发明专利技术具有以下优势：解决不同总线协议和总线延时带来的传输顺序不正确的问题。

【技术实现步骤摘要】

本专利技术属于集成电路芯片内部互连总线
，尤其是涉及一种用于单芯片系统内双总线间的传输同步器。
技术介绍
在一个SoCXSystem on Chip，单芯片系统)中，通常包含若干个主设备和若干个从设备。在主设备和从设备之间，通过特定协议的总线相连接，以实现数据的传输。通常，主设备和从设备之间，只通过一条总线相连.但当主设备和从设备之间，有两条不同协议的总线相连时，就产生了多总线数据同步问题。所谓的多总线数据同步问题，在本文中，特指如下情况:主设备向从设备一先一后，发出A，B两次数据传输.这两次数据传输，分别通过总线O和总线I完成.但由于总线O的传输延迟大于总线I，使得总线I上传输的B数据，先于总线O上的A数据，到达从设备。从而使得从设备对于A，B两次数据传输的接受顺序，与主设备的发出顺序不符。为了应对上述由于不同总线传输延迟不同，致使从设备接受数据顺序发生了错误的情况，一般采用软件的方式加以解决。即通过编写主设备的程序，当主设备发出A数据后，先不立即发出B数据，而是先从从设备回读A数据，确认A数据已经被从设备收到后，再发出B数据。上述通过软件程序来解决多总线数据同步问题的方法，不仅增加了软件代码的复杂度，也降低了数据传输的效率。
技术实现思路
有鉴于此，本专利技术旨在提出一种用于单芯片系统内双总线间的传输同步器，以解决不同总线协议和总线延时带来的传输顺序不正确的问题。为达到上述目的，本专利技术的技术方案是这样实现的:—种用于单芯片系统内双总线间的传输同步器，包括:总线解析器，负责接收主设备通过两条总线发出的传输命令信息，总线解析器接收信息后，立即转发给判别器，进行判别;总线解析器包括总线O解析器和总线I解析器；判别器，内部包括至少2组地址寄存器和2位屏蔽控制位，主设备通过总线I可以读写上述地址寄存器和屏蔽控制位，2组地址寄存器分别存储需要进行同步控制的总线O传输目标地址和总线I传输目标地址，2位屏蔽控制位用于分别控制总线O屏蔽器和总线I屏蔽器的开启和关闭；总线屏蔽器，负责根据判别器发出的控制信息来屏蔽对应总线的新的传输，如果判别结果为不屏蔽，总线屏蔽器将允许对应总线上的传输命令信息转发至从设备，反之如果判别结果为屏蔽，总线屏蔽器则不将收到的传输命令信息转发至从设备；总线屏蔽器包括总线O屏蔽器和总线I屏蔽器。进一步的，所述主设备通过两条总线发出的传输命令信息至少应包括传输开启信息和地址信息。进一步的，所述总线屏蔽器还要将阻止或允许从设备发出的应答信息通过对应总线发送到主设备。相对于现有技术，本专利技术具有以下优势:解决不同总线协议和总线延时带来的传输顺序不正确的问题，该传输同步器能够实时监测两条总线上的数据传输，当监测到传输顺序与规定顺序不符时，屏蔽实际先到达的数据传输，直至本该先发生的数据传输完成后，实际先到达的数据传输才被解除屏蔽;同时没有增加软件代码的复杂度，也没影响数据传输的效率。【附图说明】构成本专利技术的一部分的附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中:图1为本专利技术实施例所述同步器与总线主、从设备的连接关系图；图2为本专利技术实施例所述同步器的内部架构图；图3为本专利技术实施例所述同步器的一个典型工作流程图。【具体实施方式】需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本专利技术。本专利技术实施例用于单芯片系统内双总线间的传输同步器，与总线主、从设备的连接关系如图1所示，单芯片内的主设备与从设备之间，有总线O和总线I两条总线相连，主设备可以通过总线O或总线I，对从设备进行数据的读或写操作，总线传输同步器，位于主设备和从设备之间，主设备通过任意总线上发出的访问命令，需经过总线同步器的转发，才能到达从设备;从设备的反馈信息，也需经过总线同步器的转发，才能到达主设备；本专利技术中所述的单芯片系统的总线，至少包括如下2类传输信息:—、主设备发出的传输命令信息，至少包括如下信号:1.传输发起信号，标志着一次新的传输的开始；2.地址信号，指明访问从设备存储单元的具体编号。二、从设备反馈的传输应答信息，至少包括如下信号:1.传输应答信号，标志着从设备已经接收到传输命令信息。本专利技术实施例用于单芯片系统内双总线间的传输同步器，如图2所示，包括:总线O解析器，负责接收主设备通过总线O发出的传输命令信息，至少应包括传输开启信息和目标地址信息，并按照总线O的协议，解析出访问的目标地址值，并将此目标地址值发送给判别器；总线I解析器，负责接收主设备通过总线I发出的传输命令信息，至少应包括传输开启信息和目标地址信息，并按照总线I的协议解析出访问的目标地址值，并将此目标地址值发送给判别器进行判别；判别器，内部包括至少2组地址寄存器和2位屏蔽控制位，主设备通过总线可以读写上述地址寄存器和屏蔽控制位，2组地址寄存器分别存储需要进行同步控制的总线O传输目标地址和总线I传输目标地址，2位屏蔽控制位用于分别控制总线O屏蔽器和总线I屏蔽器的开启和关闭；当主设备发起一次传输时，判别器接收对应总线的总线解析器提取的传输目标地址，并与内部对应的地址寄存器进行匹配检查；如果地址匹配成功，且对应的屏蔽控制位为有效时，判别器将向对应的总线屏蔽器发出开启屏蔽信号;如果地址匹配不成功，或对应的屏蔽控制位无效，则判别器不发出开启屏蔽信号；总线屏蔽器，负责根据判别器发出的控制信息，来屏蔽对应总线的新的传输，如果判别结果为不屏蔽，总线屏蔽器将允许对应总线上的传输命令信息转发至从设备，反之如果判别结果为屏蔽，总线屏蔽器则不将收到的传输命令信息转发至从设备；总线屏蔽器包括总线O屏蔽器和总线I屏蔽器。总线O屏蔽器，负责根据判别器是否开启屏蔽总线O的控制信号，如果判别结果为不屏蔽，将允许O总线上的传输命令信息转发至从设备，反之如果判别结果为屏蔽，总线O屏蔽器则不将收到的传输命令信息转发至从设备；总线O屏蔽器将阻止或允许从设备发出的应答信息，通过总线O发送到主设备；总线I屏蔽器，负责根据判别器是否开启屏蔽总线I的控制信号，如果判别结果为不屏蔽，将允许I总线上的传输命令信息转发至从设备，反之如果判别结果为屏蔽，总线I屏蔽器则不将收到的传输命令信息转发至从设备；总线I屏蔽器将阻止或允许从设备发出的应答信息，通过总线I发送到主设备。本专利技术同步器的一个典型工作流程，如图3所示，主要包括一下3个主要阶段:一、初始状态.此时同步器允许所有主设备通过总线O或总线I进行传输；二、总线检测状态.为了保证两个目标传输a和b的顺序为a先b后，主设备通过总线I配置同步器中的判别器，在判别器的两个地址寄存器中分别写入a，b两个目标地址值，并设置总线I对应的屏蔽控制位为I;在配置好同步器后，主设备通过总线O发出一次传输a，通过总线I发出一次传输b.由于总线O和总线I的协议不同，传输延时不同，a、b这两个传输命令，到达传输同步器的先后顺序并不确定；如果总线O上的a传输先到达传输同步器，则a传输发送给从设备的同时，总线I对应的屏蔽控制位被清O，之后到达的b传输，不会被屏蔽；三、总线屏蔽状态如果总线I上的b传输先到达传输同步器，则判别器发出屏蔽控制信号给总线I屏蔽器，b本文档来自技高网...

【技术保护点】
一种用于单芯片系统内双总线间的传输同步器，其特征在于包括：总线解析器,负责接收主设备通过两条总线发出的传输命令信息，总线解析器接收信息后,立即转发给判别器进行判别；总线解析器包括总线0解析器和总线1解析器；判别器，内部包括至少2组地址寄存器和2位屏蔽控制位，主设备通过总线1可以读写上述地址寄存器和屏蔽控制位，2组地址寄存器分别存储需要进行同步控制的总线0目标地址和总线1目标地址，2位屏蔽控制位用于分别控制总线0屏蔽器和总线1屏蔽器的开启和关闭；总线屏蔽器,负责根据判别器发出的控制信息来屏蔽对应总线的新的传输，如果判别结果为不屏蔽，总线屏蔽器将允许对应总线上的传输命令信息转发至从设备，反之如果判别结果为屏蔽,总线屏蔽器则不将收到的传输命令信息转发至从设备；总线屏蔽器包括总线0屏蔽器和总线1屏蔽器。

【技术特征摘要】

【专利技术属性】
技术研发人员：王粟，郑茳，肖佐楠，
申请(专利权)人：天津国芯科技有限公司，
类型：发明
国别省市：天津;12