一种半导体器件及其制备方法、电子装置制造方法及图纸

本发明专利技术涉及一种半导体器件及其制备方法、电子装置，所述方法包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有通过定向自组装方法制备的若干相互间隔的第一域和第二域；步骤S2：在所述第一域上形成掩膜层，所述掩膜层的关键尺寸大于所述第一域的关键尺寸；步骤S3：以所述掩膜层为掩膜蚀刻所述第二域，以形成关键尺寸小于所述第二域的线形间隔；步骤S4：以所述掩膜层和所述第一域为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成所述线形间隔；步骤S5：选用化学下游蚀刻方法扩大所述线形间隔的关键尺寸，同时在所述线形间隔之间形成鳍片。本发明专利技术所述方法得到的线性间隔的LER和LWR提高，还使器件仍保持较小的尺寸。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体地，本专利技术涉及一种半导体器件及其制备方法、电子 目.ο
技术介绍
随着半导体器件尺寸不断缩小，使用传统的平版印刷技术(Lithography)已很难获得更精细的节距图案。作为制作更小尺寸图案问题的解决方案,定向自组装(Directed self-assembly,DSA)技术已经引起人们的关注。DSA技术是将嵌段共聚物(Block Copolymer,BCP)或是聚合物混合物沉积在衬底上，经由特定工艺以“指挥”其形成有序的结构。DSA能够形成小节距图案。在适当条件下，此类共聚物嵌段分离为微域(也称为“域”，(domain))，且在此过程中，形成不同的化学组合物的纳米级特征。嵌段共聚物形成此类特征的能力使它们可用在纳米图案形成中，以形成具有更小关键尺寸(Critical Dimens1n,⑶)的特征,使得能够构建使用常规平版印刷难以实现的特征。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。所述DSA工艺由于具有较低的生产成本以及更小的低频线宽粗糙度(line widthroughness, LffR),成为获得更精细的节距图案的一种优选方法,通过DSA工艺制备得到的鳍片的关键尺寸以及鳍片之间的间距都进一步减小，但是在DSA工艺中鳍片图案的线边缘粗糙度(line edge roughness, LER)增加,带来不利影响。因此需要对所述方法作进一步的改进，以便消除上述问题，进一步提高器件的良率和性能。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，包括:步骤S1:提供半导体衬底，在所述半导体衬底上形成有通过定向自组装方法制备的若干相互间隔的第一域和第二域；步骤S2:在所述第一域上形成掩膜层，所述掩膜层的关键尺寸大于所述第一域的关键尺寸；步骤S3:以所述掩膜层为掩膜蚀刻所述第二域，以形成关键尺寸小于所述第二域的线形间隔；步骤S4:以所述掩膜层和所述第一域为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成所述线形间隔；步骤S5:选用化学下游蚀刻方法扩大所述线形间隔的关键尺寸，同时在所述线形间隔之间形成鳍片。可选地，所述步骤SI包括:步骤Sll:提供半导体衬底，在所述半导体衬底上形成硬掩膜层；步骤S12:在所述硬掩膜层上形成定向自组装叠层，并在所述定向自组装叠层中形成所述第一域和所述第二域。可选地，所述方法在所述步骤S4和所述步骤S5之间还包括去除所述定向自组装叠层的步骤，以露出所述硬掩膜层。可选地，所述步骤S12包括:步骤S121:在所述基底中依次形成抗反射层/聚苯乙烯刷层、光刻胶层和第二掩膜层，以形成所述定向自组装叠层；步骤S122:以所述第二掩膜层为掩膜对所述光刻胶层进行曝光，以露出所述抗反射层/聚苯乙烯刷层；步骤S123:在露出的所述抗反射层/聚苯乙烯刷层上方涂布包括嵌段共聚物的聚合物薄膜；步骤S124:将聚合物薄膜中的嵌段共聚物进行定向自组装，以形成所述第一域和所述第二域。可选地，所述嵌段共聚物为聚苯乙烯-b_甲基丙稀酸甲酯，所述第一域为甲基丙稀酸甲酯，所述第二域为聚苯乙烯。可选地，在所述步骤S3中，选用干法蚀刻所述第二域，以形成所述线形间隔。可选地，在所述步骤S3中，选用Ar、02、CF4和CHF3中的一种或多种蚀刻所述第二域。可选地，在所述步骤S2中，选用溅射法形成所述掩膜层。可选地，在所述步骤S2中，所述掩膜层的厚度至少大于50埃。可选地，在所述步骤S2中，所述掩膜层选用与甲基丙稀酸甲酯具有化学亲和力的金属掩膜层。可选地，所述金属掩膜层中包括铁元素。本专利技术还提供了一种基于上述的方法制备得到的半导体器件。本专利技术还提供了一种电子装置，包括上述的半导体器件。本专利技术为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中首先通过DSA制备得到间隔设置的第一域和第二域，然后在所述第一域上形成关键尺寸较大掩膜层，并以所述掩膜层为掩膜蚀刻所述第二域，得到关键尺寸小于第二域线形间隔，最后通过CDE的方法将所述线形间隔扩宽，使得到的线性间隔的LER和LWR提高，还使器件仍保持较小的尺寸，进一步提高半导体器件的性能和良率。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1a-1d为本专利技术中DSA为制图外延法中所述嵌段共聚物定向自组装的示意图；图2a_2f为本专利技术中DSA为表面化学图案法中所述嵌段共聚物定向自组装的示意图；图3a_3e为本专利技术的实施例中所述半导体器件的制备过程示意图；图4为本专利技术一【具体实施方式】中所述半导体器件的工艺流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相本文档来自技高网...

【技术保护点】
一种半导体器件的制备方法，包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有通过定向自组装方法制备的若干相互间隔的第一域和第二域；步骤S2：在所述第一域上形成掩膜层，所述掩膜层的关键尺寸大于所述第一域的关键尺寸；步骤S3：以所述掩膜层为掩膜蚀刻所述第二域，以形成关键尺寸小于所述第二域的线形间隔；步骤S4：以所述掩膜层和所述第一域为掩膜蚀刻所述半导体衬底，以在所述半导体衬底中形成所述线形间隔；步骤S5：选用化学下游蚀刻方法扩大所述线形间隔的关键尺寸，同时在所述线形间隔之间形成鳍片。

【技术特征摘要】

【专利技术属性】
技术研发人员：张海洋，孟晓莹，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31