用于后段(BEOL)图案切割和插塞的曝光激活化学放大定向自组装(DSA)制造技术

描述了用于后段(BEOL)互连的自对准过孔及插塞图案化。在示例中，用于定向自组装的结构包括衬底和设置在所述衬底之上的嵌段共聚物结构。所述嵌段共聚物结构具有聚苯乙烯(PS)成分和聚甲基丙烯酸甲酯(PMMA)成分。所述PS成分或所述PMMA成分中的一个成分是光敏的。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例属于半导体结构及工艺的领域，并且具体而言属于后段(backendofline)(BEOL)互连的自对准过孔和插塞图案化的领域。
技术介绍
在过去的几十年，集成电路中特征的缩放已经是不断发展的半导体产业背后的驱动力。缩放到越来越小的特征使半导体芯片的有限的不动产上的功能单元的密度增大。例如，缩小的晶体管尺寸允许在芯片上包含增大数目的存储器件，导致具有增大的容量的产品的制造。然而，对不断增大的容量的驱动不是没有问题的。优化每个器件的性能的必要性变得越来越重要。集成电路通常包括在本行业中被称为过孔的导电微电子结构，以将过孔之上的金属线或其它互连电连接至过孔之下的金属线或其它互连。过孔典型地由光刻工艺形成。代表性地，可以在电介质层之上旋涂光刻胶层，可以通过图案化掩模使所述光刻胶层曝光于图案化光化辐射，之后对经过曝光的层显影，以形成光刻胶层内的开口。接下来，可以通过采用光刻胶层内的开口作为蚀刻掩模在电介质层内蚀刻出用作过孔的开口。将这一开口称为过孔开口。最后，采用一种或多种金属或其它导电材料填充所述过孔开口，以形成过孔。过去，过孔的尺寸和间隔已经逐步降低，并且预计将来过孔的尺寸和间隔还将继续逐步降低，至少对于某些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)如此。过孔尺寸的一个测度是过孔开口的临界尺寸。过孔间隔的一个测度是过孔间距。过孔间距表示最接近的相邻过孔之间的中心到中心距离。在通过这样的光刻工艺对具有极小间距的极小过孔图案化时，将出现几个挑战，尤其是在间距约为70纳米(nm)或更低和/或过孔开口的临界尺寸约为35nm或更低的时候。一个这样的挑战是：过孔与上层互连之间的重叠、和过孔与底层着陆互连之间的重叠，一般需要被控制到过孔间距的四分之一的量级上的高容差。由于随着时间的推移过孔间距越来越小，重叠容差倾向于随之以更高的速度缩放，以至光刻设备无法跟上这一速度。另一个这样的挑战是：过孔开口的临界尺寸一般倾向于比光刻扫描仪的分辨能力更快地缩放。存在缩小过孔开口的临界尺寸的缩小技术。但是，缩小量倾向于受到最小过孔间距以及缩小工艺的能力的限制，以达到充分的光学接近修正(OPC)中性，而且不显著损害线宽粗糙度(LWR)和/或临界尺寸均匀性(CDU)。又一个这样的挑战是：光刻胶的LWR和/或CDU特征一般需要随着过孔开口的临界尺寸的降低而改善，以保持相同的临界尺寸预算的整体分数(fraction)。但是，当前大多数光刻胶的LWR和/或CDU特征的改善并不像过孔开口的临界尺寸的降低那样迅速。再一个这样的挑战是：极小过孔间距一般倾向于超出超紫外线(EUV)光刻扫描仪的分辨能力。因此，通常可以采用倾向于提高成本的两种、三种或者更多种不同的光刻掩模。在某一点上，如果间距继续降低，那么即使采用多个掩模也不可能采用EUV扫描仪印刷出用于这些极小间距的过孔开口。因而，过孔制造技术的领域有待改进。附图说明图1图示了根据本专利技术的实施例的先前层金属化结构的平面图和各选项的对应截面图。图2图示了根据本专利技术的实施例的在图1的结构之上形成了层间电介质(ILD)线110之后图1的结构的平面图和对应的截面图。图3图示了根据本专利技术的实施例的将可能的过孔位置中的所有位置与插塞位置中的所有位置任选地区分开之后图2的结构的平面图和对应的截面图。图4图示了根据本专利技术的实施例的在向图3的底层金属的暴露部分和ILD线添加了差异性聚合物之后图3的结构的平面图和对应截面图。图5图示了根据本专利技术的实施例的未曝光的光敏DSA结构和曝光后的光敏DSA结构的平面图。图6图示了根据本专利技术的实施例的演示对光敏DSA结构图案化的三种可能性的平面图。图7图示了根据本专利技术的实施例的图6的所有可能情形的显影之后的平面图和对应截面图。图8图示了根据本专利技术的实施例的示出与在曝光(hν)时裂解以提供裂解对的PAG相关联的PS/PMMA键合的示意图。图9图示了根据本专利技术的实施例的基于缩醛的结点和三苯甲基醚结点中的每个的示意图和对应的时钟共聚物图像。图10图示了根据本专利技术的实施例的形成了金属线、过孔和插塞之后基于DSA的结构的平面图和对应截面图。图11图示了根据本专利技术的一种实施方式的计算设备。具体实施方式描述了用于后段(BEOL)互连的自对准过孔和插塞图案化。在以下描述中，阐述了诸如具体集成和材料机制等许多具体细节，以提供对本专利技术的实施例的透彻理解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实现本专利技术的实施例。在其它实例中，没有详细描述诸如集成电路设计布局等公知的特征以免使本专利技术的实施例难以理解。此外，应该理解的是，附图中所示的各种实施例为说明性的表示并且不必按比例被绘出。一个或多个实施例针对的是用于BEOL图案切割及插塞(plugging)的曝光激活化学放大定向自组装(DSA)。一个或多个实施例至少部分地解决了半导体制造产业所面临的两个重要问题。第一个问题涉及对于非常短的波长的图案化技术而言，例如，对于电子束光刻法或者极超紫外线(EUV)光刻法而言，线宽粗糙度(LWR)和临界尺寸(CDU)相对于剂量的权衡。第二个问题涉及选择用于开口的DSA结构的子集。总之，本文所描述的一个或多个实施例通过提供光敏DSA方法而为上述问题提供了解决方案。此外，关于用于开口的DSA结构的选择，应当理解，DSA材料的使用能够提供生成小的特征尺寸和非常紧凑的间距的相对廉价的途径，产生该小的特征尺寸和非常紧凑的间距完全超出了常规光刻技术的能力(例如，完全超越了193nm光刻法和EUV光刻法)。但是，在生产当中实施DSA仍然存在显著的挑战。例如，在所提出的一些基于DSA的方法中，相对于最终的总过孔量生成了比实际需要更多的许多可能的过孔位置。在下文描述了更多的背景细节的具体情况中，在将形成过孔的地方生成了所有的所需聚甲基丙烯酸甲酯(PMMA)圆柱，但是在不会形成过孔的地方也生成了很多更多的圆柱。在没有区分这样的过孔位置的工艺操作的情况下，那么会将所有的过孔都蚀刻到衬底内，从而生成无功能的电路。存在选择要打开的过孔的传统方式，例如，对DSA之上的ArF抗蚀剂、EUV抗蚀剂或电子束抗蚀剂图案化。但是，这一方法需要涂覆另一层硬掩模、抗蚀剂和/或其它层，并且接下来要进行蚀刻操作以对这样的材料进行蚀刻并本文档来自技高网...

【技术保护点】
一种用于定向自组装的结构，所述结构包括：衬底；以及嵌段共聚物结构；所述嵌段共聚物结构被设置到所述衬底之上并且包括聚苯乙烯(PS)成分和聚甲基丙烯酸甲酯(PMMA)成分，其中，所述PS成分或所述PMMA成分中的一个成分是光敏的。

【技术特征摘要】
【国外来华专利技术】2013.09.27 US 14/039,1401.一种用于定向自组装的结构，所述结构包括：
衬底；以及
嵌段共聚物结构；所述嵌段共聚物结构被设置到所述衬底之上并且包
括聚苯乙烯(PS)成分和聚甲基丙烯酸甲酯(PMMA)成分，其中，所述
PS成分或所述PMMA成分中的一个成分是光敏的。
2.根据权利要求1所述的结构，其中，所述PS成分或所述PMMA成
分中的光敏的所述一个成分包括添加成分，所述添加成分选自由光致生酸
剂(PAG)、热致生酸剂(TAG)、保护基和交联剂构成的组。
3.根据权利要求2所述的结构，其中，所述添加成分与所述PS成分
或所述PMMA成分中的光敏的所述一个成分键联。
4.根据权利要求2所述的结构，其中，所述添加成分与所述PS成分
或所述PMMA成分中的光敏的所述一个成分混合。
5.根据权利要求2所述的结构，其中，所述PS成分或所述PMMA成
分中的光敏的并且具有所述添加成分的所述一个成分能够在辐射时有差异
地分裂、交联或者溶于酸或基质。
6.根据权利要求5所述的结构，其中，所述辐射包括暴露于超紫外线
(EUV)源或电子束源。
7.根据权利要求1所述的结构，其中，所述嵌段共聚物结构中的所述
PS成分与所述PMMA成分的比例约为1:1。
8.根据权利要求1所述的结构，其中，所述嵌段共聚物结构被设置到
在所述衬底之上设置的交替的金属线和电介质线的图案之上。
9.一种制造半导体管芯的互连结构的方法，所述方法包括：
在衬底之上形成第一级的交替的金属线和电介质线；
在所述第一级的交替的金属线和电介质线之上形成图案受所述第一级
的交替的金属线和电介质线引导的嵌段共聚物结构，所述嵌段共聚物结构
包括聚苯乙烯(PS)成分和聚甲基丙烯酸甲酯(PMMA)成分，其中，所
述PS成分或所述PMMA成分中的一个成分与光致生酸剂(PAG)部分键
联或混合，并且与保护基键联；
对所述嵌段共聚物结构的一部分进行辐射，其中，在辐射时，键联的
保护基使所述PS成分或所述PMMA成分中的所述一个成分而不是另一个
成分分裂；以及
对所述嵌段共聚物结构进行显影，以提供图案化的嵌段共聚物结构。
10.根据权利要求9所述的方法，其中，辐射和显影分裂并且去除所
述PS成分或所述PMMA成分中的所述一个成分的受到辐射的部分。
11.根据权利要求9所述的方法，其中，所述PAG部分或所述键联的
保护基将所述分裂定位到所述PS成分或所述PMMA成分中的所述一个成
分。
12.根据权利要求9所述的方法，其中，对所述嵌段共聚物结构的所
述部分进行辐射包括暴露于超紫外线(EUV)源或电子束源。
13.根据权利要求9所述的方法，其中，所述图案化的嵌段共聚物结
构用作支架以形成第二级的交替的金属线和电介质线，所述第二级的交替
的金属线和电介质线处于所述第一级交替的金属线和电介质线之上并与所
述第一级交替的金属线和电介质线耦合。
14.一种制造用于半导体管芯的互连结构的方法，所述方法包括：
在衬底之上形成第一级的交替...

【专利技术属性】
技术研发人员：P·A·尼许斯，E·韩，S·希瓦库马，E·S·普特纳，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US