一种用于N线数字接口(350)的接收器(100)，其中，N是大于2的任何整数，所述接收器包括N个输入端子(101，102，103)、公共节点(120)和N个检测级(D1，D2，D3)。所述N个检测级(D1，D2，D3)中的每个检测级包括电阻元件(R1，R2，R3)和比较器(C1，C2，C3)，所述电阻元件联接在所述公共节点(120)与所述N个输入端子(101，102，103)中对应的一个输入端子之间，所述比较器(C1，C2，C3)具有第一输入端(121，123，125)和第二输入端(122、124，126)，所述第一输入端联接到所述N个输入端子(101、102、103)中对应的一个输入端子，所述第二输入端联接到所述公共节点(120)。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于N线数字接口的接收器、包括该接收器的信令系统、包括该信令系统的无线通信设备以及运行信令系统的方法。
技术介绍
射频集成电路(rad1frequency integrated circuit，RFIC)和基带集成电路(baseband integrated circuit，BBIC)之间的数字接口必须利用无线通信标准支持日益提高的数据速率，该无线通信标准例如为第三代合作伙伴计划(Third Generat1nPartnership Project, 3GPP)的采用载波聚合的长期演进(Long Term Evolut1n，LTE)标准。数字接口标准由移动行业处理器接口(Mobile Industry Processor Interface,MIPI)联盟指定。在LTE 20+20+20(表示三个20MHz频谱部分的聚合)的情况下，当前的MIPIDigRF v4草拟接口需要5.2GHz时钟用于传输数据，使得物理实现非常具有挑战性。需要这些极其高的时钟频率，是因为时钟和数据利用单个差分线路来传输。作为备选，三线接口在MIPI联盟的考虑之中。这种备选的接口使用在三条导线上传输的三电平信号，从而产生六种用于数据编码的唯一状态，使得理论上可以在一个数据传输周期内利用三条导线传输log2(6)位?2.585位。如果数据在每个数据传输周期内都被强制改变状态，则五种唯一状态可以用于在理论上传输log2(5)个数据位?2.322个数据位，同时还可以从传输信号的变化中提取时钟信号。此外，通过允许数据在时钟信号的上升沿和下降沿处都改变，即通过称为双数据速率(Double Data Rate, DDR)的技术，数据速率可以被进一步加倍。然而，LTE载波聚合模式所需的高比特率将针对时钟同步所采用的锁相环的工作频率推进到与并入RFIC中的频率合成器所采用的工作频率相同的范围中。这意味着锁相环的功率消耗变为与RFIC频率合成器的功率消耗相当。此外，实现DigRF v4需要专用的射频(rad1frequency, RF)设备模型以及甚至专用的RF设备(例如变抗器)。另外，已知的三线数字接口在每对导线之间需要非零的电压差。图1所示的三态驱动器10可以用于驱动三线接口。三态驱动器10包括与非(NAND)门，该NAND门具有联接到第一驱动器输入端EN的第一输入端和联接到第二驱动器输入端A的第二输入端。三态驱动器10还包括或非(N0R)门，该NOR门具有通过反相器INV联接到第一驱动器输入端EN的第一输入端B和联接到第二驱动器输入端A的第二输入端。NAND门的输出端C联接到p沟道金属氧化物半导体场效应晶体管(metal oxidesemiconductor field effect transistor，M0SFET)Q2 的棚.极，NOR 门的输出端 D 联接到 n沟道M0SFET Q1的栅极。p沟道M0SFET Q2的漏极和n沟道M0SFET的漏极联接到三态驱动器10的输出端OUT。图1还示出了三态驱动器10的状态表，该状态表示出了施加于第一驱动器输入端EN和第二驱动器输入端A的二进制值L和二进制值H、在N0R门的第一输入端B处的二进制值、以及在NAND门的输出端C和N0R门的输出端D处的二进制值的所有组合。该状态表还指示了 P沟道M0SFET Q2和η沟道M0SFET Q1是否接通或断开。当ρ沟道M0SFET Q2接通且η沟道MOSFET Q1断开时，三态驱动器10的输出端OUT具有二进制值H、三态驱动器10提供电流并且三态驱动器10的输出阻抗是低的。当ρ沟道MOSFET Q2断开且η沟道MOSFETQ1接通时，三态驱动器10的输出端OUT具有二进制值L、三态驱动器10吸收电流以及三态驱动器10的输出阻抗再次是低的。当P沟道MOSFET Q2和η沟道MOSFET Q1都断开时，三态驱动器10的输出端OUT是浮动的且具有高阻抗。因此，由三态驱动器10呈现给三线接口的阻抗是信号相关的，这会导致符号间的干扰，尤其在高信令速度下导致符号间的干扰。图2中示出了使用三线接口的已知信令系统，该信令系统包括通过导线E、导线F、导线G联接到接收器(RX)的发射器(TX)。在发射器中，导线E、导线F、导线G中的每条导线通过源电阻器Rs联接到两个驱动器。在接收器中，导线E、导线F、导线G中的每条导线通过终端电阻器RT来终止，并且比较器监控导线E、导线F、导线G的导线对之间的电压差。当图2所示的发射器在特定的导线上既不提供电流又不吸收电流时，发射器可以提供还用于高阻抗状态的线路终端，但是该发射器会消耗显著大量不被传输到接收器的电力。
技术实现思路
根据第一方面，提供了用于N线数字接口的接收器，其中，N是大于2的任何整数，所述接收器包括:N个输入端子、公共节点和N个检测级；其中，所述N个检测级中的每个检测级包括:电阻元件，所述电阻元件联接在所述公共节点与所述N个输入端子中对应的一个输入端子之间，以及比较器，所述比较器具有第一输入端和第二输入端，所述第一输入端联接到所述N个输入端子中对应的一个输入端子，所述第二输入端联接到所述公共节点；以及 其中，每个所述检测级的所述电阻元件具有基本相同的电阻。接收器使N线数字接口采用双电平信号，该双电平信号可以利用具有单端驱动器的简单的发射器来提供低时序偏差和低信号失真。这种双电平驱动器可以在发射器处实现良好的阻抗匹配，使得接收器不需要被匹配。在接收器处的电阻元件可以具有高的值，由此减少功率消耗。此外，接收器使N线数字接口终止在具有阻抗的发射器和接收器二者处，该阻抗独立于在N线数字接口上传输的信号，由此促进高速运行。从发射器提供给接收器的电流可以被吸回到发射器，由此实现高功率效率。接收器的拓扑结构使低电压在联接比较器的公共节点处摆动，由此提供低时序偏差，并且避免了对参考电压的需求，由此实现低复杂性。在本专利技术中，术语导线旨在表示任何电导体。所述接收器可以包括解码器，所述解码器联接到N个比较器中的每个比较器的输出端，并且所述解码器被布置成根据N个比较器的状态确定接收到的符号。所述解码器可以包括用于将比较器的状态映射到接收到的符号的第一查找表。在接收器的第一优选实施方式中，N可以是3，使得多达6种状态被加以区分。在第二优选实施方式中，N可以是4，使得多达14种状态被加以区分。在第三优选实施方式中，N可以是5，使得多达20种状态被加以区分。根据第二方面，提供了一种信令系统，该信令系统包括:发射器，所述发射器被布置成在N线接口的每条导线上生成信令电压，该信令电压表示待传输的N位中不同的一位，其中，N个所述信令电压中的每个信令电压从两个值中进行选择；以及根据第一方面的接收器，所述接收器使所述接收器的N个输入端子联接到所述N线接口。信令系统可以包括编码器，所述编码器被布置成将符号映射到待传输的N位。该编码器可以包括用于将符号映射到待传输的N位的第二查找表。在信令系统的第一优选实施方式中，N可以是3，三个信令电压中的两个信令电压可以具有相同的值，并且三个信令电压中的第三个信令电压可以具有不同的值。在信令系统的第二优选实施方式中，N可以是4，四个信令电压中的至少两个信令电压可以具有相同的值，并且四个信令电压中本文档来自技高网...
【技术保护点】
一种用于N线数字接口(350)的接收器(100)，其中，N是大于2的任何整数，所述接收器包括：N个输入端子(101，102，103)、公共节点(120)和N个检测级(D1，D2，D3)；其中，所述N个检测级(D1，D2，D3)中的每个检测级包括：电阻元件(R1，R2，R3)，所述电阻元件(R1，R2，R3)联接在所述公共节点(120)与所述N个输入端子(101，102，103)中对应的一个输入端子之间，以及比较器(C1，C2，C3)，所述比较器(C1，C2，C3)具有第一输入端(121，123，125)和第二输入端(122，124，126)，所述第一输入端(121，123，125)联接到所述N个输入端子(101，102，103)中对应的一个输入端子，所述第二输入端(122，124，126)联接到所述公共节点(120)；以及其中，每个所述检测级(D1，D2，D3)的所述电阻元件(R1，R2，R3)具有基本相同的电阻。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：基莫·库利，
申请(专利权)人：意法爱立信有限公司，
类型：发明
国别省市：瑞士;CH
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