基于令牌任务调度策略的FFT加速器装置制造方法及图纸

一种基于令牌任务调度策略的FFT加速器装置，包括：FFT加速器，用来控制逻辑完成批量1维FFT运算的控制，给总线控制器发送读写控制参数；总线控制器，根据FFT加速器控制模块的参数，产生读/写DDR存储器或片内SMC存储器的控制信号；FFT计算阵列，包括两个单存储器结构的FFT-PE；数据通路和命令通路异步处理单元，用来将TeraNet数据主机端口协议转换为内部DMA总线协议，将TeraNet命令从机端口协议转换为内部Pbus总线协议；将两个FFT-PE中四组存储体访问权限设置为令牌，读部件、写部件、FFT-PE1执行部件和FFT-PE2执行部件作为四个功能部件根据令牌对四组存储体进行操作。本发明专利技术具有能够降低功能部件等待开销、缩短FFT算法执行时间、提高FFT加速器性能等优点。

【技术实现步骤摘要】

本专利技术主要涉及到微处理器结构与芯片设计领域，特指一种在DSP芯片上的基于 令牌任务调度策略的FFT加速器装置。
技术介绍
快速傅立叶变换FFT (Fast Fourier Transformation)是离散傅里叶变 换DFT(Discrete Fourier Transformation)的一种快速实现方法，利用复指数常数 Wn = 的周期性、共辄对称性和可约性的特性，将信号序列Χ(η)的排列次序按规律 重排，最终分解成一些短序列进行运算。FFT的计算复杂度由DFT算法的0(η2)降低到 O(nlogn)。FFT的出现使得DFT在理论分析和现实生活中得到了更广泛的应用。在理论计 算和分析上，FFT算法应用于频谱分析、快速卷积、快速相关、大整数乘法计算等，同时，FFT 是数字信号处理领域不可缺少的工具之一，它将一种信号从时域变换到频域，从而在频域 上能够容易分析出信号的相关特征。在信号处理领域，FFT应用到数字通信、语音信号处理、 图像处理、功率谱估计、雷达领域等。 然而，在某些特殊场合，要求的信号处理速度极高，对FFT算法的性能、功耗和效 率都提出更高要求，使用通用的数字信号处理器（DSP)芯片或者CPU芯片很难满足上述需 求。因此，在一些DSP芯片上集成了专用于FFT算法的硬件单元，这种芯片将相应的FFT处 理算法使用定制专用逻辑实现，无需进行编程，例如TI C55X系列DSP芯片包含一个紧耦合 FFT加速器（称为HffAFFT)，通过使用加速器指令实现FFT加速器与C55X DSP通讯，该FFT 加速器支持32位定点格式8点到1024点的实数和复数FFT计算。 在FFT加速器中，通常会采用任务级并行策略来提高计算性能、缩短计算延时，多 个功能部件之间需要对任务进行调度。同时，这些功能部件还需要根据任务完成情况进行 同步操作。如何有效调度和协调各个功能部件的任务成为FFT加速器性能提升的关键。传 统基于栅栏的任务同步和调度方式在相邻两个同步点之间是以执行时间最长的任务为度 量的，其余的功能部件需要进行等待。然而，不同配置、执行环境下，各个功能部件完成任务 的执行时间是变化的，基于栅栏的任务同步和调度策略产生额外的等待开销。
技术实现思路
本专利技术要解决的技术问题就在于：针对现有技术存在的技术问题，本专利技术提供一 种能够降低功能部件等待开销、缩短FFT算法执行时间、提高FFT加速器性能的基于令牌任 务调度策略的FFT加速器装置 为解决上述技术问题，本专利技术采用以下技术方案： -种基于令牌任务调度策略的FFT加速器装置，包括： FFT加速器，用来控制逻辑完成批量1维FFT运算的控制，给总线控制器发送读写 控制参数，协调FFT-PE之间的计算与数据传递； 总线控制器，用来根据FFT加速器控制模块的参数，产生读/写DDR存储器或片内 SMC存储器的控制信号； FFT计算阵列，包括两个单存储器结构的FFT-PE，即FFT_PE1和FFT_PE2,用来实现 批量i维叩!'算法的计算；每个FFT-PE内部设置两组数据存储器，用来实现初始数据读、计 算结果写与FFT计算之间的"乒乓"操作；两个FFT-PE以循环方式接收来自存储器的数据， 进行FFT计算，并将计算结果写入到存储器； 数据通路和命令通路异步处理单元，用来负责将TeraNet数据主机端口协议转换 为内部DMA总线协议，将TeraNet命令从机端口协议转换为内部Pbus总线协议；同时，还完 成系统时钟频率域和FFT时钟频率域的异步对接； 将两个所述FFT-PE中四组存储体访问权限设置为令牌，四组存储体为： FFT1-RAM0、FFT1-RAM1、FFT2-RAM0 和 FFT2-RAM1 ;读部件、写部件、FFT-PEl 执行部件和 FFT-PE2执行部件作为四个功能部件根据令牌对四组存储体进行操作。 作为本专利技术的进一步改进：所述令牌在各个功能部件传递必须遵守如下原则： 规则1 :总线控制器中DM读控制模块、DM写控制模块都能够对两个FFT-PE内部 的四组数据存储器进行访问； 规则2 :每个FFT-PE只能对自己的两组数据存储器进行访问，即FFT-PEl对数据 存储器FFT1-RAM0和FFT1-RAM1进行访问、FFT-PE2对数据存储器FFT2-RAM0和FFT2-RAM1 进行访问； 规则3 :每组数据存储器任意时刻只能允许DM读控制模块、DM写控制模块或者 对应的FFT-PE三者之一进行读写访问，每个数据存储器操作不允许重叠； 规则4 :每组数据存储器DM读、FFT计算和DM访问控制是严格顺序执行的，而且 同一数据存储器中执行的任意两组数据的读、计算和写操作不可以交叉进行； 规则5 :每个执行单元任意时刻只能对四个数据存储器之中的一个进行操作，每 个执行单元的数据存储器不允许重叠。 作为本专利技术的进一步改进：进一步设置4个令牌FIFO,分别为PE1_FIF0、PE2_ FIFO、Wrt_FIF0 和 Rd_FIF0，其中 PE1_FIF0 和 PE2_FIF0 的深度为 2, Wrt_FIF0 和 Rd_FIF0 的深度为4。 作为本专利技术的进一步改进：在令牌对存储体进行操作时，采用以下令牌传递调度 策略： (a)读部件、写部件能访问四组存储器，而FFT-PEl执行部件只能对FFT1-RAM0、 FFT1-RAM1进行操作，FFT-PE2执行部件只能对FFT2-RAM0和FFT2-RAM1进行操作，满足任 务调度规则1和规则2 ; (b)令牌的流动顺序是固定的；对每组存储体的执行顺序是先读源数据，然后 进行FFT计算，最后将结果通过写部件写入到指定的存储位置；即对于FFT1-RAM0和 FFT1-RAM1的令牌流动顺序：读部件一FFT-PEl -写部件一读部件，而对于FFT2-RAM0和 FFT2-RAM1的令牌流动顺序：读部件一FFT-PE2 -写部件一读部件；满足规则4 ; (c)令牌互斥性：每个存储体令牌只能有一个功能部件对其进行操作，满足规则 3 ； (d)功能单元互斥性：每个功能单元只能获得一个令牌，对其中一个存储体进行 操作，待操作完成后就立即将令牌传递到下一个执行部件，满足规则5。 作为本专利技术的进一步改进：所述FFT-PE的结构包括FFT计算控制状态机、"乒乓" 多体结构双端口 RAM、多体选择因子存储器R0M、C0RDIC旋转因子产生模块及可配置蝶形运 算部件。 与现有技术相比，本专利技术的优点在于：本专利技术的基于令牌任务调度策略的FFT加 速器装置，采用基于令牌的任务调度策略和基于事件驱动的令牌传递策略，通过令牌的方 式来实现任务在各个功能部件的流动，以保证正确的执行顺序。该策略能在任何执行情况 下，最大限度降低各个功能部件的等待开销，从而缩短FFT算法执行时间，最大化FFT加速 器的性能。【附图说明】 图1是本专利技术的拓扑结构示意图。 图2是本专利技术在具体应用实例中的数据存储器数据访问时空图。 图3是本专利技术在具体应用实例中各个执行部件的执行操作时空图。 图4本专利技术在具体应用实例中基于事件驱动的令牌传递调度策略结构图。 图5本专利技术在具体应用实例中基于令牌的任务调度的控制状态机示意图。【具体实施方式】 以下将结合说明书本文档来自技高网...

【技术保护点】
一种基于令牌任务调度策略的FFT加速器装置，其特征在于，包括：FFT加速器，用来控制逻辑完成批量1维FFT运算的控制，给总线控制器发送读写控制参数，协调FFT‑PE之间的计算与数据传递；总线控制器，用来根据FFT加速器控制模块的参数，产生读/写DDR存储器或片内SMC存储器的控制信号；FFT计算阵列，包括两个单存储器结构的FFT‑PE，即FFT_PE1和FFT_PE2，用来实现批量1维FFT算法的计算；每个FFT‑PE内部设置两组数据存储器，用来实现初始数据读、计算结果写与FFT计算之间的“乒乓”操作；两个FFT‑PE以循环方式接收来自存储器的数据，进行FFT计算，并将计算结果写入到存储器；数据通路和命令通路异步处理单元，用来负责将TeraNet数据主机端口协议转换为内部DMA总线协议，将TeraNet命令从机端口协议转换为内部Pbus总线协议；同时，还完成系统时钟频率域和FFT时钟频率域的异步对接；将两个所述FFT‑PE中四组存储体访问权限设置为令牌，四组存储体为：FFT1‑RAM0、FFT1‑RAM1、FFT2‑RAM0和FFT2‑RAM1；读部件、写部件、FFT‑PE1执行部件和FFT‑PE2执行部件作为四个功能部件根据令牌对四组存储体进行操作。...

【技术特征摘要】

【专利技术属性】
技术研发人员：雷元武，鲁建壮，陈胜刚，彭元喜，孙书为，孙永节，刘胜，吴虎成，李勇，许邦建，胡封林，王耀华，
申请(专利权)人：中国人民解放军国防科学技术大学，
类型：发明
国别省市：湖南;43