一种用于软启动保护的过流计数器制造技术

本发明专利技术属于电源技术领域，涉及一种用于软启动保护的过流计数器。本发明专利技术的主要包括时钟分频模块、时钟选择模块、计时模块、第一逻辑处理模块和第二逻辑处理模块；时钟分频模块的输入端接外部时钟信号，其输出端接时钟选择模块；时钟选择模块的输入端接外部时钟选择信号；计时模块的输入端接外部过流信号和外部软启动信号第一逻辑处理模块的输入端接外部过流信号，其输出端为过流状态保护信号；第二逻辑处理模块的输入端接外部软启动信号，其输出端为软启动监测信号。本发明专利技术的有益效果为，有效地利用了现有必要的模块进行系统控制的优化设计。同时在窄带脉冲信号滤除电路的加入下，提高了系统的抗噪能力，有效地滤除由于噪声引起的误触发。

【技术实现步骤摘要】
一种用于软启动保护的过流计数器
本专利技术属于电源
，涉及一种用于软启动保护的过流计数器。
技术介绍
在电源管理
，系统级控制是电源系统可靠性的保证。软启动的进行是为了防止上电过程的浪涌等现象对系统造成损害，该过程是电源系统启动到正常工作的纽带。对异常状态的保护是保证整个系统有条不紊工作的重要组成部分，过流计数是电源管理系统对过流这一异常状态的常见保护形式，计数的方式既有效地避免了由于某些干扰引起系统的短暂异常又在一个容差范围内保障了系统对这一状态的响应。过流状态的计数保护形式的系统实现如图1所示，其包括计数模块以及逻辑处理两个部分。计数部分由时钟信号(CLK)和过流状态信息信号(OC_inf)两个信号作为输入，其输出和过流状态信息信号(OC_inf)进行逻辑处理得到过流状态输出信号(OC_out)。系统对过流状态输出信号的响应便是对过流异常状态的响应。软启动过程是电源系统输出电压缓慢抬升到稳定状态的过程，其对于系统的可靠及稳定工作有着重要的意义，目前在非常多的电源系统中对软启动过程并没有进行相关保护以及对其进行的状态一个监测，而软启动的异常将会直接导致整个系统的瘫痪，同时由于软启动过程中系统的大多数保护控制模块没有进入工作状态，系统的可靠性被折扣。
技术实现思路
本专利技术所要解决的，就是针对上述问题，提出一种用于软启动保护的过流计数器。为实现上述目的，本专利技术采用如下技术方案：一种用于软启动保护的过流计数器，包括时钟分频模块、时钟选择模块、计时模块、第一逻辑处理模块和第二逻辑处理模块；所述时钟分频模块的输入端接外部时钟信号，其第一输出端接时钟选择模块的第一输入端，其第二输出端接时钟选择模块的第二输入端；所述时钟选择模块的第三输入端接外部时钟选择信号，其输出端接计时模块的第一输入端；所述计时模块的第二输入端接外部过流信号，其第三输入端接外部软启动信号，其输出端接第一逻辑处理模块的第一输入端和第二逻辑处理模块的第一输入端；所述第一逻辑处理模块的第二输入端接外部过流信号，其输出端为过流状态保护信号；第二逻辑处理模块的第二输入端接外部软启动信号，其输出端为软启动监测信号；所述时钟分频模块接收外部时钟信号，产生长短两路时钟信号，在外部时钟选择信号的作用下选择一路输入到计时模块；所述计时模块在时钟分频模块的控制下，对外部过流信号进行计时并输出计时后的过流信号到第一逻辑处理模块，对外部软启动信号进行计时后输出计时后的软启动信号到第二逻辑处理模块；所述第一逻辑处理模块用于将外部过流信号与计时后的过流信号进行比较处理得到最终过流信息；所述第二逻辑处理模块用于将外部软启动信号和计时后的软启动信号进行比较处理得到最终的软启动信息。进一步的，所述时钟分频模块由第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器构成；第一D触发器的时钟信号端接外部时钟信号，其反相输出端接其D输入端；第二D触发器的时钟信号端接第一D触发器的同相输入端，其反相输出端接其D输入端；第三D触发器的时钟信号端接第二D触发器的同相输入端，其反相输出端接其D输入端；第四D触发器的时钟信号端接第三D触发器的同相输入端，其反相输出端接其D输入端；第五D触发器的时钟信号端接第四D触发器的同相输入端，其反相输出端接其D输入端；第六D触发器的时钟信号端接第五D触发器的同相输入端，其反相输出端接其D输入端；所有D触发器的清零端接外部使能信号；第二D触发器的同相输出端为时钟分频模块的第一输出端，输出端短时钟信号；第六D触发器的同相输出为时钟分频模块的第二输出端，输出长时钟信号。进一步的，所述时钟选择模块由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2和第一反相器INV1构成；第一NMOS管MN1的栅极接外部时钟选择信号，其源极接时钟分频模块的第二输出端，其漏极接第一PMOS管MP1的漏极；第一PMOS管MP1的栅极接第一反相器INV1的输出端，其源极接时钟分频模块的第二输出端；第一反相器INV1的输入端接外部时钟选择信号；第二NMOS管MN2的栅极接第一反相器INV1的输出端，其源极接时钟分频模块的第一输出端，其漏极接第二PMOS管MP2的漏极；第二PMOS管MP2的栅极接外部时钟选择信号，其源极接时钟分频模块的第一输出端；第一PMOS管MP1漏极与第二PMOS管MP2漏极连接，为时钟选择模块的输出端。进一步的，所述计时模块由第七D触发器、第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器、第十三D触发器、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第三NMOS管N3、第四NMOS管N4、第五NMOS管MN5、第二反相器INV2、第三反相器INV3、第四反相器INV4、第一电阻R1和第一施密特触发器构成；第三NMOS管MN3的栅极接外部软启动信号，其源极接过流信号OC_intf，其漏极接第三PMOS管MP3的漏极；第三PMOS管MP3的栅极接第二反相器INV2的输出端，其源极接过流信号OC_intf；第二反相器INV2的输入端接外部软启动信号；第四NMOS管MN4的栅极接第二反相器INV2的输出端，其源极接软启动信号SS_Flag，其漏极接第四PMOS管MP4的漏极；第四PMOS管MP4的栅极接外部软启动信号，其源极接软启动信号SS_Flag；第三PMOS管MP3漏极与第四PMOS管MP4漏极的连接点接第三反相器INV3的输入端；第五PMOS管MP5的源极接电源，其栅极接第三反相器INV3的输出端，其漏极通过第一电阻R1后接第五NMOS管MN5的漏极和施密特触发器的输入端；第五NMOS管N5的栅极接第三反相器INV3的输出端，其源极接地；施密特触发器的输出端接第四反相器INV4的输入端；第四反相器INV4的输出端接第十三D触发器的D输入端；第七D触发器的时钟信号端接时钟选择模块的输出端，其反相输出端接其D输入端；第八D触发器的时钟信号端接第七D触发器的同相输入端，其反相输出端接其D输入端；第九D触发器的时钟信号端接第八D触发器的同相输入端，其反相输出端接其D输入端；第十D触发器的时钟信号端接第九D触发器的同相输入端，其反相输出端接其D输入端；第十一D触发器的时钟信号端接第十D触发器的同相输入端，其反相输出端接其D输入端；第十二D触发器的时钟信号端接第十一D触发器的同相输入端，其反相输出端接其D输入端，其同相输出端接第十三D触发器的时钟信号端；所有D触发器的清零端接外部使能信号；第十三D触发器的同相输出端为时钟计数模块的输出端。进一步的，所述第二逻辑处理模块由第五反相器INV5、第六反相器INV6、第六PMOS管MP6、第六NMOS管MN6、第二施密特触发器、第二电阻R2和二输入与非门构成；第五反相器INV5的输入端接外部软启动信号；第六PMOS管MP6的栅极接第五反相器INV5的输出端，其源极接电源，其漏极通过第二电阻R2后接第六NMOS管MN6的漏极和第二施密特触发器的输出端；第六NMOS管MN6的栅极接第五反相器INV5的输出端，其源极接地；第二施密特触发器的输出端接第六反相器INV6的输入端；第六反相器INV6的输出端接二输入与非门的第本文档来自技高网...

【技术保护点】
一种用于软启动保护的过流计数器，包括时钟分频模块、时钟选择模块、计时模块、第一逻辑处理模块和第二逻辑处理模块；所述时钟分频模块的输入端接外部时钟信号，其第一输出端接时钟选择模块的第一输入端，其第二输出端接时钟选择模块的第二输入端；所述时钟选择模块的第三输入端接外部时钟选择信号，其输出端接计时模块的第一输入端；所述计时模块的第二输入端接外部过流信号，其第三输入端接外部软启动信号，其输出端接第一逻辑处理模块的第一输入端和第二逻辑处理模块的第一输入端；所述第一逻辑处理模块的第二输入端接外部过流信号，其输出端为过流状态保护信号；第二逻辑处理模块的第二输入端接外部软启动信号，其输出端为软启动监测信号；所述时钟分频模块接收外部时钟信号，产生长短两路时钟信号，在外部时钟选择信号的作用下选择一路输入到计时模块；所述计时模块在时钟分频模块的控制下，对外部过流信号进行计时并输出计时后的过流信号到第一逻辑处理模块，对外部软启动信号进行计时后输出计时后的软启动信号到第二逻辑处理模块；所述第一逻辑处理模块用于将外部过流信号与计时后的过流信号进行比较处理得到最终过流信息；所述第二逻辑处理模块用于将外部软启动信号和计时后的软启动信号进行比较处理得到最终的软启动信息。...

【技术特征摘要】
1.一种用于软启动保护的过流计数器，包括时钟分频模块、时钟选择模块、计时模块、第一逻辑处理模块和第二逻辑处理模块；所述时钟分频模块的输入端接外部时钟信号，其第一输出端接时钟选择模块的第一输入端，其第二输出端接时钟选择模块的第二输入端；所述时钟选择模块的第三输入端接外部时钟选择信号，其输出端接计时模块的第一输入端；所述计时模块的第二输入端接外部过流信号，其第三输入端接外部软启动信号，其输出端接第一逻辑处理模块的第一输入端和第二逻辑处理模块的第一输入端；所述第一逻辑处理模块的第二输入端接外部过流信号，其输出端为过流状态保护信号；第二逻辑处理模块的第二输入端接外部软启动信号，其输出端为软启动监测信号；所述时钟分频模块接收外部时钟信号，产生长短两路时钟信号，在外部时钟选择信号的作用下选择一路输入到计时模块；所述计时模块在时钟分频模块的控制下，对外部过流信号进行计时并输出计时后的过流信号到第一逻辑处理模块，对外部软启动信号进行计时后输出计时后的软启动信号到第二逻辑处理模块；所述第一逻辑处理模块用于将外部过流信号与计时后的过流信号进行比较处理得到最终过流信息；所述第二逻辑处理模块用于将外部软启动信号和计时后的软启动信号进行比较处理得到最终的软启动信息；所述时钟分频模块由第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器构成；第一D触发器的时钟信号端接外部时钟信号，其反相输出端接其D输入端；第二D触发器的时钟信号端接第一D触发器的同相输入端，其反相输出端接其D输入端；第三D触发器的时钟信号端接第二D触发器的同相输入端，其反相输出端接其D输入端；第四D触发器的时钟信号端接第三D触发器的同相输入端，其反相输出端接其D输入端；第五D触发器的时钟信号端接第四D触发器的同相输入端，其反相输出端接其D输入端；第六D触发器的时钟信号端接第五D触发器的同相输入端，其反相输出端接其D输入端；所有D触发器的清零端接外部使能信号；第二D触发器的同相输出端为时钟分频模块的第一输出端，输出端短时钟信号；第六D触发器的同相输出为时钟分频模块的第二输出端，输出长时钟信号；所述时钟选择模块由第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2和第一反相器INV1构成；第一NMOS管MN1的栅极接外部时钟选择信号，其源极接时钟分频模块的第二输出端，其漏极接第一PMOS管MP1的漏极；第一PMOS管MP1的栅极接第一反相器INV1的输出端，其源极接时钟分频模块的第二输出端；第一反相器INV1的输入端接外部时钟选择信号；第二NMOS管MN2的栅极接第一反相器INV1的输出端，其源极接时钟分频模块的第一输出端，其漏极接第二PMOS管MP2的漏极；第二PMOS管MP2的栅极接外部时钟选择信号，其源极接时钟分频模块的第一输出端；第一PMOS管MP1漏极与第二PMOS管MP2漏...

【专利技术属性】
技术研发人员：明鑫，李天生，艾鑫，付奎，王卓，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51