可配置垂直集成CVI发明专利技术涉及用于增强3D或堆叠式集成电路的合格率的方法及设备且在本文中称作CVI集成电路CVI IC。CVI方法不需要在将电路层组件制作为3D集成电路的一部分之前测试所述电路层组件。所述CVI发明专利技术使用有源电路来将所述CVI IC配置为用以隔离或防止有缺陷电路的使用的构件。CVI电路配置方法可主要描述为大粒度方法。
【技术实现步骤摘要】
【国外来华专利技术】【专利说明】可配置垂直集成三维集成电路变成用于较低成本较高性能较小物理大小的集成电路的制造中的根本增强的极重要的技术。可能存在用于制作3D集成电路的若干种方法，所述方法产生单个集成电路层或2D集成电路层的堆叠及任选地与例如MEMS或无源电路层等其它电子装置的组合。目前用于堆叠个别电路层或裸片的这些方法通常将使用已在被薄化且然后从其上形成有其的半导体晶片切割之前以某种方式进行测试或质量鉴定的电路层。此电路裸片或如在本文中随后将称作电路层有时可称为K(?。置于电路层上的KGD表征是电路层合格率的指示且在KGD电路层经堆叠以形成3D IC时，所得3D IC的可能合格率显著增强。可配置垂直集成 3D集成电路是通过堆叠个别电路层或电路晶片而制作的，其中电路晶片通常包括具有某些数目个个别电路裸片的阵列。可堆叠电路晶片，且然后从此晶片堆叠以与将二维 IC从单个电路晶片切削的非常相同的方式从所述晶片堆叠切割或切削3D堆叠式1C。CVI IC可描述为囊封硬件系统的硬件系统。CVI IC经设计以可在其初始制造测试质量鉴定或合格率确定期间或在其寿命周期的任何时间停用CVI IC的大部分电路部分的方式操作。CVI IC的合格率是通过以下各项验证的:外部或内部测试方法及构件，其通过启用每一 CVI电路层上的电路部分；数种可能渐进式逐步测试及电路有效性评估方法，其中记录CVI IC有缺陷电路部分，使得不在后续CVI IC使用中启用所述有缺陷电路部分。电路部分优选地经设计以在面积上较小以提高其个别合格率概率，且优选地具有一或多个等效对应部件，使得如果一或多个电路部分确定为有缺陷，那么CVI IC仍将以可接受操作规格的某一可接受度生产为有用集成电路及经济效用。CVI专利技术提供用于实现容错及高利用性3D IC实施例的实施方案的方法及构件。CVI专利技术的合格率增强能力提供用以借助3D IC达成经济上可接受的合格率的方法及构件，所述3D IC具有与可借助单个2D IC达成经济上可接受的合格率相比具有较高电路密度。CVI IC并不具有其可包括的电路层的数目限制。CVI专利技术允许其中电路层的数目超过10、30或50的任意大CVI IC的合格率。
本专利技术涉及用于堆叠式或三维集成电路的合格率增强的方法及构件。
技术介绍
二维集成电路 一般来说经设计不具有合格率增强的能力，设计为并入到2D集成电路的设计或操作中的有源或无源构件。用于达成2D电路的合格率增强或经济上可接受的合格率的主要手段是半导体处理技术。然而，存在众所周知的例外，例如DRAM或快闪存储器电路及FPGA电路，且在这些电路中除了使用处理技术以外，也通过以下各项来实施合格率增强:首先测试2D 1C，然后通过手动或外部干预手段停用2D IC的有缺陷部分。可用与有缺陷部分相同的备用或冗余电路部分来替换有缺陷电路部分，且此类有缺陷电路部分消除与2D IC —起使用，其中有缺陷部分的使用损失不会将2D IC的操作容量减小为低于某一预设最小规格。实现目前的2D IC的合格率的目前主要的手段是用于2D IC的制作中的制造过程。半导体制造处理技术试图将半导体晶片上的不含缺陷的2D IC的合格率或数目最大化。晶片是用于半导体IC制造过程合格率的基本测量单位，通过使不含缺陷的2D IC的数目除以晶片上的2D IC的总数目来计算半导体过程合格率。一般来说，用于这些2D IC中的合格率增强电路称为重新配置电路。此重新配置电路仅在IC的测试期间用作制造过程的一部分，且可由熔丝或反熔丝电路组成，所述熔丝或反熔丝电路永久地改变IC的互连结构，使得其能够以与其设计规格一致的不含缺陷的方式起作用。还可出于隔离有缺陷电路部分的目的通过使用激光来切割互连件来达成这些IC的重新配置。然而，在所有情形中，总体来说通过首先对这些IC执行功能测试来完成所述IC的重新配置，其中IC中除了任何备用电路部分以外的所有电路部分被执行或带入到操作中。出于此论述的目的，重要的是注意当前IC测试手段并不通过测试IC的子部分来测试2D ICo 2D IC的测试是通过外部测试装备来执行且所述测试确定然后现有电路缺陷的存在及这些缺陷是否可通过使用电路的重新配置或通过用可用备用电路部分来替换有缺陷电路部分而校正。一旦实施重新配置过程，便再次测试2D IC0 2D IC的此测试及重新配置方法为静态方法且仅结合外部测试装备完成且仅作为IC的制造过程的一部分完成，且通常一旦IC针对其既定应用安装于电子组合件中，便不重复或无法重复。3D IC的制作方法及其设备揭示于本专利技术人的美国专利第5，354，695号、第5，915，167号及第7，402，897号中且以引用方式并入本文中。
技术实现思路
CVI专利技术实现3D IC的合格率增强。通过使用独特电路设计及电路控制方法以及构件来完成此。CVI IC按电路层优选地并入电路，此在IC制造有效性测试期间或在CVIIC的后续操作使用期间允许CVI IC的的特定电路部分或所有电路部分视需要从操作启用或停用。CVI IC的电路广泛地划分成数种类型的电路元件或电路部分:配置电路元件;总线电路元件;及处理电路元件。本文中的配置控制元件及电路元件也可广泛地称为电路部分，为常规半导体集成电路且通过常规半导体制作技术制成。CVI IC的配置控制元件或CCE用于形成控制CVI IC的所有或多个其它电路元件的启用及停用的CCE的至少一个网络。CCE通过对时钟或到CE的电力互连件进行门控制或通过使用旁通电路来停用CE。在单个CVI IC中可存在一或多个CCE网络。这些CCE网络可彼此单独操作，其中每一 CCE网络控制不同组CE，或其可重叠控制特定CE的控制。CCE网络可能或可能不具有用以接收控制信号的外部互连件。CCE网络可通过使用输入/输出外部布线垫，经由任选CCE无线设施或一些其它物理手段(例如，通过接入到微处理器)来通信。CCE是CVI合格率增强方法的基本电路元件。至少一个CCE存在于典型CVI IC电路层上，但不需要CCE存在于CVI IC的每一电路层上。CVI IC的CCE用以形成横跨CVIIC电路层的所有或一些部分的CCE网络。当已发生电路故障且CVI IC的CE配置需要修改时，在CVI IC的初始测试期间及任选地每当将CVI IC通电或任选地在CVI IC的有用寿命期间建立或形成CCE网络。CCE通常经设计以启用电路层的BCE及PCE CE及CCE网络的的第二 CCE的操作或执行，在所述电路层上存在所述CCE，且第二 CCE为一部件且可在CVI IC的另一电路层的相同电路层上。存在CVI IC的所有CCE共用的特定电路功能，例如自验证电路、第二 CCE启用及通信电路、BCE及PCE启用电路。CCE网络可需要其它电路资源，例如微处理器或快闪存储器的使用。这些CCE电路支持资源可在CVI IC内部或外部，或这些电路资源可并入到CCE网络的几个或所有CCE中或作CE而存在。CVI IC的制造质量鉴定测试或初始测试以建立CCE网络的第一全功能或不含缺陷的CCE开始。通过CVI IC的I/O垫或通过无线接入来仅选择及启用所述第一 CCE的操作来完成此。对所述第一 CCE执行功能或操作质量鉴定测试以确定其是否可用于CCE网络中且本文档来自技高网...
【技术保护点】
一种包括多个信息运送及处理电路部分的堆叠式集成电路的集成电路测试方法，所述方法包括：将一或多个电路部分用于启用及停用一或多个信息处理电路部分及一或多个总线电路部分的操作；停用多个处理电路部分；一次测试至少一个所启用处理电路部分。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：格伦·J·利迪，
申请(专利权)人：格伦·J·利迪，
类型：发明
国别省市：美国;US
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