本发明专利技术涉及一种声纳信号处理机内控制型通信系统，包括一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块；其中，千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点，时钟分配模块还与千兆以太网交换模块连接；所述电源管理模块为其他模块提供电能。
【技术实现步骤摘要】
本专利技术涉及声纳系统领域，特别涉及一种声纳信号处理机内控制型通信系统。
技术介绍
声纳系统主要包括两部分:干端和湿端。顾名思义，干端即水上部分，湿端即水下部分。干端主要由信号源、发射设备、信号处理机、判别显示机等构成。湿端主要由水声换能器或换能器基阵构成。声纳系统在工作时，由干端设备中的信号源通过发射设备发射信号，信号在水中传播、反射，进而由声纳湿端设备采集回波信号，所采集的回波信号传输到干端设备的信号处理机做进一步的处理，最后由判别显示机显示最后的探测结果。在现有技术中，干端的信号处理机与湿端之间只能通过交换板中的一个以太网接口进行通信，这种方式无法适应未来声纳发展的需求。若需要多条声阵数据同时接入，在现有技术中只能是多条声阵之间采用往复穿仓的方式连接成一条长缆后再接入信号处理机，这种方式除了能保持现有信号处理机硬件结构不用改动外，具有诸多劣势:首先，子缆内部主干线数量加倍，增加了成缆难度；其次由于每个穿仓件由原来的一对接插件改成了两对接插件，相当于相邻两个子阵间接入了四对连接器，对信号传输质量有较大影响；最关键的因素在于这种方案全部采集节点为串联，任一点网络故障都会导致故障点之后的数据丢失，风险较高，可靠性没有保障。另外，目前声纳湿端设备相对独立，与干端交互太少，湿端往往工作在相对恶劣的环境中，调试维护困难，若能与干端取得更多交互，干端设备的性能稳定性和调试维护的方便性无疑能够提高，进而能够提高整个声纳系统的可靠性。
技术实现思路
本专利技术的目的在于克服现有声纳信号处理机接收水下数据与控制功能的不足，从而提供一种能够为水下设备提供多个以太网接口以及时钟同步自检信号的通信系统。为了实现上述目的，本专利技术提供了一种声纳信号处理机内控制型通信系统，包括一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块；其中，所述千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点，所述时钟分配模块还与千兆以太网交换模块连接；所述电源管理模块为其他模块提供电能；所述主控节点用于实现数据在不同协议间的转换，产生时钟同步自检信号，以及对内控制型通信系统内的其他模块进行配置；所述千兆以太网交换模块用于实现以太网数据的转发；所述电源管理模块用于实现对电源的管理；所述时钟分配模块用于分配控制型通信系统内各个模块所需的时钟；所述时钟同步自检产生模块用于生成供水下采集设备使用的时钟同步自检信号;所述PCI桥接模块用于实现数据在PCI协议与Local总线间的转换；所述FPGA逻辑加载和调试模块用于主控节点中的FPGA芯片的配置以及加载相应的逻辑。上述技术方案中，所述主控节点包括FPGA芯片与存储器，所述FPGA芯片采用一片Xilinx公司的Virtex-5系列FPGA中的XC5VLX50T-1FF1136，所述存储器采用两片 IGb DDR2SDRAM MT47H64M16HR ;其中，XC5VLX50T-1FF1136 分别与两片 IGb DDR2SDRAMMT47H64M16HR 连接，所述 XC5VLX50T-1FF1136 从所述 IGb DDR2SDRAM MT47H64M16HR 内读取数据或存储数据。上述技术方案中，所述千兆以太网交换模块采用一片8端口全千兆交换机芯片BCM5389和两片4端口千兆PHY芯片88E1145实现；其中，所述4端口千兆PHY芯片88E1145连接到所述8端口全千兆交换机芯片BCM5389，所述的8端口全千兆交换机芯片BCM5389还连接到主控节点中的XC5VLX50T-1FF1136芯片。上述技术方案中，所述时钟分配模块采用I片125MHz差分晶振、I片25MHz晶振、一片66MHz晶振和2片时钟缓冲器ICS551实现；其中，所述125MHz差分晶振提供第一路时钟信号，该路时钟信号提供给主控节点中的FPGA芯片内的MGT单元；所述25MHz晶振连接到一片时钟缓冲器ICS551，形成第二路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片内的PLL单元、8端口全千兆交换机芯片BCM5389、4端口千兆PHY芯片88E1145在内的部件；所述66MHz晶振连接到一片时钟缓冲器ICS551，形成第三路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片内的PCI LCLK单元、PCI桥接芯片在内的部件。上述技术方案中，所述时钟同步自检产生模块采用5片数字隔离芯片IS07240MDW.4片RS485收发器芯片MAX3030EE、DDS芯片AD9833实现；其中，通过2片数字隔离芯片IS07240MDW与2片RS485收发器实现总共8路时钟信号的输出；通过2片数字隔离芯片IS07240MDW与2片RS485收发器实现总共8路同步信号输出；每一个RS485收发器能发送4路信号；通过I片数字隔离芯片IS07240MDW与DDS芯片AD9833形成自检信号输出。上述技术方案中，所述PCI桥接模块采用PCI桥接芯片PLX9056实现。上述技术方案中，所述FPGA逻辑加载和调试模块采用I片FLASH芯片M25P16和I个JTAG接插件实现。本专利技术的优点在于:1、本专利技术的通信系统减少了声纳湿端线缆和连接器数量，可以适配多声阵的声纳系统数据接入，并且能根据需求进行扩充，支持最多7条声阵的接入；2、采用本专利技术的通信系统后，某一条声阵故障不会影响其他声阵的数据，降低了系统风险，使得整个声纳的可靠性有了很大提升；3、本专利技术的通信系统除了具备信号处理机内数据融合与交互功能外，还具备多条声阵的时钟同步自检信号发布功能。所以，该系统在结构上虽然属于干端信号处理机，在逻辑上实际仍为湿端设备，解决了声纳系统干湿端设备相对独立的问题。【附图说明】图1是本专利技术的声纳信号处理机内控制型通信系统的功能模块图；图2是本专利技术的声纳信号处理机内控制型通信系统在一个应用实例中的硬件电路图；图3是时钟分配模块与其他模块间的连接关系图。【具体实施方式】现结合附图对本专利技术作进一步的描述。本专利技术的声纳信号处理机内控制型通信系统除了具备信号处理机内部数据通信的原有功能外，还对水下具有多个以太网接口，并且能为水下提供重要的时钟同步自检信号。参考图1，本专利技术的声纳信号处理机内控制型通信系统包括:一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块。其中，所述千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点，所述时钟分配模块还与千兆以太网交换模块连接；所述电源管理模块为其他模块提供电能。下面对系统中的各个模块做进一步的说明。所述主控节点用于实现数据在不同协议间的转换，产生时钟同步自检信号，以及对内控制型通信系统内的其他模块进行配置。在本实施例中，该主控节点可采用一片Xilinx 公司的 Virtex-5 系列 FPGA 中的 XC5VLX50T-1FF1136 以及两片 IGb DDR2SDRAMMT47H64M16HR 实现，如本文档来自技高网...
【技术保护点】
一种声纳信号处理机内控制型通信系统，其特征在于，包括一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块；其中，所述千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点，所述时钟分配模块还与千兆以太网交换模块连接；所述电源管理模块为其他模块提供电能；所述主控节点用于实现数据在不同协议间的转换，产生时钟同步自检信号，以及对内控制型通信系统内的其他模块进行配置；所述千兆以太网交换模块用于实现以太网数据的转发；所述电源管理模块用于实现对电源的管理；所述时钟分配模块用于分配控制型通信系统内各个模块所需的时钟；所述时钟同步自检产生模块用于生成供水下采集设备使用的时钟同步自检信号；所述PCI桥接模块用于实现数据在PCI协议与Local总线间的转换；所述FPGA逻辑加载和调试模块用于主控节点中的FPGA芯片的配置以及加载相应的逻辑。
【技术特征摘要】
【专利技术属性】
技术研发人员：许乔，张元凯，
申请(专利权)人：中国科学院声学研究所，
类型：发明
国别省市：北京;11
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