基于可逆逻辑的8421BCD码同步十进制加/减法计数器制造技术

本实用新型专利技术公开了一种基于可逆逻辑的8421BCD码同步十进制加/减法计数器，包括4个基于可逆逻辑构造的可逆主从JK触发器及5个过渡模块，该4个可逆主从JK触发器及5个过渡模块按照各个输入端、输出端间的相互引用关系进行级联，同时将各个可逆主从JK触发器的输出CP端、输入CP端依次级联得到8421BCD码同步十进制加/减法计数器。本实用新型专利技术能量损耗较低，并能够在进一步显著降低系统功耗及电路实现代价的基础上实现加法计数/减法计数功能；主从JK触发器不存在空翻现象，抗干扰性能好，工作速度快；逻辑电路具有电路简洁、布局规整、易于构造的优点，同时还具有自启动功能。

【技术实现步骤摘要】

【技术保护点】
基于可逆逻辑的8421BCD码同步十进制加/减法计数器，其特征在于：包括4个基于可逆逻辑构造的可逆主从JK触发器及5个过渡模块，其中所述可逆主从JK触发器由10个Peres门和1个NOT门级联而成，该4个可逆主从JK触发器RL_msJK_0，RL_msJK_1，RL_msJK_2和RL_msJK_3的输入端分别表示为J0、K0、J1、K1、J2、K2、J3、K3，输入向量分别为(J0,K0,CP)、(J1,K1,CP)、(J2,K2,CP)、(J3,K3,CP)；输出向量分别为所述5个过渡模块分别为J1、K1、J2、K2、J3；可逆主从JK触发器RL_msJK_0的输入端中的J0、K0均置为1，输出端与过渡模块K1的输入端级联，同时输出信号可逆主从JK触发器RL_msJK_1的输入端中J1与过渡模块J1的输出端级联，K1与过渡模块K1的输出端级联；输出端中与过渡模块J2的输入端级联，与过渡模块K2的输入端级联；可逆主从JK触发器RL_msJK_2的输入端中J2与过渡模块J2的输出端级联，K2与过渡模块K2的输出端级联；输出端与过渡模块J3的输入端级联；可逆主从JK触发器RL_msJK_3的输入端中J3与过渡模块J3的输出端级联，K3具有与K1完全相同的逻辑表示，因此直接借助过渡模块K1中的1个Feynman门引出K1即可得到；输出端中与过渡模块J1的输入端级联，与过渡模块J2的输入端级联；原始CP输入信号引入RL_msJK_0中的CP输入端，RL_msJK_0中的CP输出端与RL_msJK_1中的CP输入端相连接，RL_msJK_1中的CP输出端与RL_msJK_2中的CP输入端相连接，RL_msJK_2中的CP输出端与RL_msJK_3中的CP输入端相连接；所述计数器的最终输出信号分别从过渡模块J2、J3、J2及可逆主从JK触发器RL_msJK_0输出。...

【技术特征摘要】

【专利技术属性】
技术研发人员：李龙，古天龙，常亮，徐周波，孟瑜，
申请(专利权)人：桂林电子科技大学，
类型：新型
国别省市：广西;45