本发明专利技术公开了一种高速接口，连接于一微处理器与一网络控制芯片之间，包括：一发射接口、一接收接口和一调试端口，调试端口分别连接发射接口和接收接口，用以配置发射接口和/或接收接口的传输信号延时时间；发射接口包括复数条第一通道，每个第一通道设置一独立的第一延时电路；接收接口包括复数条第二通道，每个第二通道设置一独立的第二延时电路；第一延时电路及第二延时电路，用以补偿微处理器与网络控制芯片的时序差异将传输信号延时时间T1；和/或补偿时序畸变将传输信号延时时间T2。采用高速接口可满足微处理器和网络控制芯片的时序要求，补偿微处理器与网络控制芯片的时序差异，以及补偿因走线长度引起的时序畸变。
【技术实现步骤摘要】
本专利技术涉及通信领域，尤其涉及一种可进行时序补偿的高速接口。
技术介绍
随着嵌入式系统的高速度，高带宽，高可靠性，高稳定性的要求，对信号完整性的要求越来越高，时序的完整性作为信号完整性的重要组成部分，被越来越关注。GMII (Gigabit Media Independent Interface)吉比特介质独立接口，常用于微处理器与网络控制芯片之间的通信。采用GMII接口通信时，由于时序异常会造成GMII接口通信时部分数据丢失甚至GMII接口无法通信，时序异常的具体情况如下:由于微处理器的数据发送时序与网络控制芯片的接收时序存在一定的时序差异；或者微处理器的接收时序与网络控制芯片的发送时序存在一定的时序差异；或者虽然微处理器的接收时序符合网络控制芯片的发送时序但是由于PCB布线等因素引起时序畸变。如图1所示，网络控制芯片输出的时钟信号A与数据信号B在时钟信号A的上升沿时，数据信号B处于不稳定态，如果被微处理器接收，将会导致数据错误或微处理器与网络控制芯片无法通信。目前对于GMII通信接口时序问题常用的解决方案如下:第一种方案:通过软件配置或者硬件配置实现对时钟信号进行固定时间的延时。第一种方案只能针对时钟信号，且延迟时间固定，既不能根据实际时钟的PCB布线情况进行灵活补偿，也不能补偿数据信号的时序，在应用于板级GMII接口时更有局限性；第二种方案:采用控制PCB布线长度对时序进行一定的微调。第二种方案只能微调信号中的时序差异，延迟时间的调整范围有限，尤其在PCB面积和布板空间受限的情况下，无法通过控制走线长度来满足GMII接口的时序要求。另外由于设计前期缺乏有效的评估方式，只能依据设计经验进行信号线线长的控制，在设计时需频繁进行设计变更，设计成本高；第三种方案:在时钟信号上增加旁路电容。第三种方案通过改变时钟的斜率来微调时序差异，不仅延迟时间的调整范围有限，而且在数据传输过程中容易因为时钟边沿的畸变导致数据收发时序异常，引发数据丢失，系统的稳定性差。
技术实现思路
针对现有的GMII接口通信存在的上述问题，现提供一种旨在实现补偿微处理器与网络控制芯片的时序差异及时序畸变的高速接口。具体技术方案如下:—种高速接口，连接于一微处理器与一网络控制芯片之间，包括:一发射接口、一接收接口和一调试端口，所述调试端口分别连接所述发射接口和所述接收接口，用以配置所述发射接口和/或所述接收接口的传输信号延时时间；所述发射接口包括复数条第一通道，每个所述第一通道设置一独立的第一延时电路；所述接收接口包括复数条第二通道，每个所述第二通道设置一独立的第二延时电路；所述第一延时电路及所述第二延时电路，用以补偿所述微处理器与所述网络控制芯片的时序差异将传输信号延时时间Tl ;和/或补偿时序畸变将传输信号延时时间T2。优选的，所述复数条第一通道包括一发射时钟通道，所述发射时钟通道连接于所述微处理器的时钟控制逻辑模块与所述网络控制芯片之间，用以传输时钟信号；所述发射时钟通道对应的所述第一延时电路为时钟可编程的延时电路。优选的，所述发射时钟通道对应的所述第一延时电路两端并联一独立的第一延时开关，所述第一延时开关可控制地使所述发射时钟通道对应的所述第一延时电路短路。优选的，所述复数条第一通道包括N条发射数据位通道，所述N条发射数据位通道连接于所述微处理器的发送数据缓存模块与所述网络控制芯片之间，用以传输数据位信号;每条所述发射数据位通道对应的所述第一延时电路为独立的数据位可编程的延时电路。优选的，每条所述发射数据位通道对应的所述第一延时电路两端均并联一独立的第二延时开关，每个所述第二延时开关可控制地使相应的所述发射数据位通道对应的所述第一延时电路短路。优选的，所述复数条第二通道包括一接收时钟通道，所述接收时钟通道连接于所述微处理器的时钟控制逻辑模块与所述网络控制芯片之间，用以传输时钟信号；所述接收时钟通道对应的所述第二延时电路为时钟可编程的延时电路。优选的，所述接收时钟通道对应的所述第二延时电路两端并联一独立的第三延时开关，所述第三延时开关可控制地使所述接收时钟通道对应的所述第二延时电路短路。优选的，所述复数条第二通道包括N条接收数据位通道，所述N条接收数据位通道连接于所述微处理器的接收数据缓存模块与所述网络控制芯片之间，用以传输数据位信号;每条所述接收数据位通道对应的所述第二延时电路为独立的数据位可编程的延时电路。优选的，每条所述接收数据位通道对应的所述第二延时电路两端均并联一独立的第四延时开关，每个所述第四延时开关可控制地使相应的所述接收数据位通道对应的所述第二延时电路短路。优选的，所述发射接口还包括一发射使能通道，用以传输发射使能信号，和/或一发射错误通道，用以传输发射错误信号；和/或所述接收接口还包括一接收使能通道，用以传输接收使能信号，和/或一接收错误通道，用以传输接收错误信号。上述技术方案的有益效果:本技术方案中，采用的高速接口可满足微处理器和网络控制芯片的时序要求，补偿微处理器与网络控制芯片的时序差异，以及补偿因走线长度引起的时序畸变，可灵活调整延迟时间。【附图说明】图1为现有的GMII接口的时序波形图；图2为本专利技术所述的高速接口的发射接口的模块图；图3为本专利技术所述的高速接口的接收接口的模块图；图4为本专利技术所述的高速接口的时序补偿波形图。【具体实施方式】下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。下面结合附图和具体实施例对本专利技术作进一步说明，但不作为本专利技术的限定。如图2和图3所示，一种高速接口，连接于一微处理器与一网络控制芯片之间，包括:一发射接口、一接收接口和一调试端口，调试端口分别连接发射接口和接收接口，用以配置发射接口和/或接收接口的传输信号延时时间；发射接口包括复数条第一通道，每个第一通道设置一独立的第一延时电路；接收接口包括复数条第二通道，每个第二通道设置一独立的第二延时电路；第一延时电路及第二延时电路，用以补偿微处理器与网络控制芯片的时序差异将传输信号延时时间Tl ;和/或补偿时序畸变将传输信号延时时间T2。进一步地，网络控制芯可采用交换芯片或者物理层(PHY)芯片，调试端口可采用UART端口(Universal Asynchronous Receiver/Transmitter，通用异步收发传输器)，通过系统UART端口或者其它调试端口配置对应的可编程延时电路，可将确定后的传输信号延时时间Tl和/或T2的数值固化在存储模块中，上电后通过flash的程序初始化可编程延时电路以实现对延时时间配置。在本实施例中，采用的发射接口和接收接口可满足微处理器和网络控制芯片的时序要求，通过延时电路补偿微处理器与网络控制芯片的时序差异，以及补偿因走线长度引起的时序畸变，可灵活调整延迟时间。在优选的实施例中，复数条第一通道包括一发射时钟通道，发射时钟通道连接于微处理器的时钟控制逻辑模块与网络控制芯片之间，用以传输时钟本文档来自技高网...
【技术保护点】
一种高速接口，连接于一微处理器与一网络控制芯片之间，其特征在于，包括：一发射接口、一接收接口和一调试端口，所述调试端口分别连接所述发射接口和所述接收接口，用以配置所述发射接口和/或所述接收接口的传输信号延时时间；所述发射接口包括复数条第一通道，每个所述第一通道设置一独立的第一延时电路；所述接收接口包括复数条第二通道，每个所述第二通道设置一独立的第二延时电路；所述第一延时电路及所述第二延时电路，用以补偿所述微处理器与所述网络控制芯片的时序差异将传输信号延时时间T1；和/或补偿时序畸变将传输信号延时时间T2。
【技术特征摘要】
【专利技术属性】
技术研发人员：文君，
申请(专利权)人：上海斐讯数据通信技术有限公司，
类型：发明
国别省市：上海;31
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