本文涉及在通道区下方利用共同注入改善FINFET半导体器件的方法，公开的示例性方法包括，除其它事项外，形成衬底内的鳍片，在至少所述衬底中形成井注入区，在所述鳍片中形成冲停注入区，进行利用至少一中性注入材料的至少一中性注入工艺以形成在所述鳍片中的中性硼扩散阻挡注入区，其中所述中性硼扩散阻挡注入区的上表面位于相较于所述冲停注入区或所述井注入区的任一个，而更靠近所述鳍片的上表面；且形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。
【技术实现步骤摘要】
本公开一般涉及集成电路的制造，更具体地，涉及形成在鳍式场效晶体管(FinFET)半导体器件的通道区下的共同注入的各种方法以及所得半导体器件。
技术介绍
在现代集成电路中，例如，微处理器，存储器件等，非常大数量的电路组件，特别是晶体管，被提供于且被操作于受限的芯片区域。使用金属氧化物半导体(MOS)技术在集成电路制造中，场效应晶体管(FETs)(包括NMOS和PMOS晶体管)被提供于通常在开关模式中操作。也就是说，这些晶体管器件表现出高度导电状态(开启状态(on-state))以及高阻抗状态(关闭状态(off-state))。FETs可以采用各种形式和配置。例如，在其它配置中，FETs可以是所谓的平面FET器件或三维(3D)器件，例如FinFET器件。场效应晶体管(FET)，无论是认为的NMOS晶体管或PMOS晶体管，而且无论是平面或三维FinFET器件，通常地包括形成在半导体衬底中被通道区分开的掺杂源/漏区。栅极绝缘层位于通道区的上方和导电栅极电极位于栅极绝缘层的上方。栅极绝缘层和栅极电极有时可以被称为器件的栅极结构。通过施加适当的电压至栅极电极，通道区变成导电并允许电流从源极区流向漏极区。在平面FET器件中，栅极结构形成在衬底的大抵上平坦上平面。在一些情况下，一或多个Il晶成长(epitaxial growth)工艺被执行，以形成在平面FET器件的源极/漏极区内形成的凹槽内的磊晶半导体材料。在某些情况下，磊晶材料可以形成在源极/漏极区而不在用于平面FET器件的衬底内形成任何凹槽。用于此类平面FET器件的栅极结构可以利用所谓的“先栅极”或“替代栅极”(后栅极)制造技术来制造。为改善FETs的操作速度，并提高FETs在集成电路器件上的密度，多年来器件设计者已经大幅减少FETs的物理尺寸。更具体而言，FETs的通道长度已显着减少，其导致了FETs开关速度的改善。然而，减小FET的通道长度也减少了源极区和漏极区之间的距离。在某些情况下，在源极和漏极之间的间隔的这种减少使得其难以有效地抑制源极区以及通道的电势能(electrical potential)受到漏极的电势能的不利影响。这就是有时被称为所谓的短通道效应，其中该FET作为有源开关的特性被降级。相对于其具有平面结构的FET，所谓的FinFET器件具有三维(3D)结构。图1是形成半导体衬底B上方的现有技术的FinFET的半导体器件的“A”的透视图，其后将被引用以便说明在非常高水平的FinFET器件的一些基本特征的。在这个例子中，FinFET器件A包括三个示例性鳍片C、栅极结构D、侧壁间隔件E以及栅极帽F。栅极结构D典型地由一层绝缘材料(未单独示出)，例如:一层高k绝缘材料或二氧化硅，以及一或多个导电材料层(例如，金属和/或多晶硅)组成，来作为用于器件A的栅极电极。鳍片C具有一个三维结构:高度H，宽度W和轴向长度L。轴向长度L对应于当其可操作时在器件A内的电流行进方向。被栅极结构D所覆盖的鳍片C的部分是FinFET器件A的通道区。在常规的处理流程中，位于在间隔件E外面的鳍片C的部分，也就是，在器件A的源极/漏极区中，通过执行一或多个磊晶成长工艺，可以在尺寸增加或甚至合并于一起(图1未示意此状况)。执行在器件A的源极/漏极区内的增加尺寸或合并鳍片C的工艺，以减少源极/漏极区的电阻及/或使其更容易建立电接触至源极/漏极区。即便没有执行磊晶“合并”处理，磊晶成长工艺通常执行于鳍片C上以增加其物理尺寸。在FinFET器件A中，栅极结构D可以包围鳍片C的部分或全部的上表面以及两侧以形成三栅极结构(tr1-gate structure)，以便使用具有三维结构的通道而不是平面结构。在某些情况下，绝缘帽层(未示出)，例如，氮化硅，是位于在鳍片C的顶部且FinFET器件仅具有双栅极结构(只有侧壁)。用于这样FinFET器件的栅极结构D可以使用所谓的“先栅极”或“替换栅极”(后栅极)的制造技术来制造。不同于平面FET，在FinFET器件内，通道被形成垂直于半导体衬底的表面，以便减少半导体器件的物理尺寸。而且，在FinFET内，在器件的漏极区的接面电容被大幅降低，其趋向于显着减少短通道效应。当适当电压被施加至FinFET器件的栅极电极，鳍片C的表面(及表面附近的内侧部分)，也就是，鳍片的垂直取向的侧壁和顶部表面，形成表面反转层或有助于电流传导的体积反转层。在FinFET器件中，“通道宽度”估计是大约两倍(2x)于垂直的鳍片高度加上鳍片的顶部表面的宽度，也就是，鳍片宽度(对于三栅极器件)。多个鳍片可以在相同的足迹(foot-print)内形成作为平面型晶体管器件。因此，对于给定的积空间(或足迹)，FinFET器件趋向能够产生驱动电流密度显着地较高于平面晶体管器件。此外，当器件被转到“OFF”时，FinFET器件的漏电流相较于平面FET的漏电流是显着地减少，由于在FinFET器件上的〃鳍片〃通道的优秀栅极电性控制。简略说，相比于平面FET，FinFET器件的三维结构是优良的MOSFET结构，特别是在20纳米CMOS技术节点及其上。集成电路产品通常使用具有不同的目标栅极长度的晶体管器件来制造。随着器件尺寸的不断缩小，FinFET晶体管器件趋向表现出不同的电性能特性取决于，除其它事项外，用于FinFET晶体管器件的目标栅极长度。例如，FinFET晶体管器件通常被看作是“短通道”器件或“长通道”器件。当然，根据当前公认的器件技术节点的意见并解释，短通道器件和长通道器件的区别之一是程度。例如，使用当前技术，长通道FinFET器件可被认为是具有约50nm或更长栅极长度的晶体管器件，而短通道FinFET器件可被认为是那些具有小于约40nm以下栅极长度的。因为这涉及到短通道FinFET器件，作为制造的短通道的FinFET器件的阈值电压(Vt)往往对应相对近于用于这样的短通道FinFET器件的目标阀值电压。然而，对于长通道FinFET器件，特别是长通道N型FinFET器件，作为建成的器件的阈值电压往往低于FinFET半导体器件的目标阈值电压。在数字方面，作为一个例子，长通道器件的阈值电压可约100毫伏，是低于设计工艺所预计的目标阈值电压。如此，集成电路产品的设计可由于比较于FinFET器件的设计、或目标阀值电压的已建成阈值电压内的变化而预期到。本公开涉及在鳍式场效晶体管半导体器件的通道区下方形成共同注入区的各种方法以及所得半导体器件，其可以回避，或至少减少，上述发现的一或多个问题的影响。
技术实现思路
下面描述本专利技术的简化概述，以便提供本专利技术的一些方面的基本理解。此概述并非本专利技术的详尽概述。它并不旨在标识本专利技术的关键或重要元素，或者描绘本专利技术的范围。其唯一目的在于以简化形式呈现一些概念，作为稍后论述的更详细描述的开头。一般地，本公开涉及一种涉及在鳍式场效晶体管半导体器件的通道区下方形成共同注入区的各种方法以及所得半导体器件。一个示例性方法公开了包括，除其它事项外，在半导体衬底中形成多个沟槽从而定义鳍片，进行井离子注入工艺以在至少所述衬底中形成井注入区，进行冲停注入工艺以在所述鳍片中形成冲停注入区，进行利用至少一中性注入材料的至少一中性注当前第1页1 2 3&本文档来自技高网...
【技术保护点】
一种形成具有间隔开的源极/漏极区和位于所述间隔开的源极/漏极区之间的通道区的鳍式场效晶体管器件的方法，所述方法包括：在半导体衬底中形成多个沟槽从而定义鳍片；进行井离子注入工艺以在至少所述衬底中形成井注入区；进行冲停注入工艺以在所述鳍片中形成冲停注入区；进行利用至少一中性注入材料的至少一中性注入工艺以形成在所述鳍片中的中性硼扩散阻挡注入区，其中，所述中性硼扩散阻挡注入区位于将会变成所述器件的所述通道区下方且延伸到将会变成所述器件的所述源极/漏极区內，且其中，所述中性硼扩散阻挡注入区的上表面位于相较于所述冲停注入区或所述井注入区的任一个，而更靠近所述鳍片的上表面；以及在形成所述井注入区、所述冲停注入区和所述中性硼扩散阻挡注入区后，在所述鳍片上方形成栅极结构。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：M·乔希，J·M·范梅尔，M·埃勒，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。