本发明专利技术提供一种差分电感器，至少包括：第一端口、第二端口及底层线圈；所述底层线圈的内外圈金属线圈之间通过若干第一斜线连接件以交叉方式连接；所述底层线圈的最外圈金属线圈正上方形成有一圈顶层金属线圈；所述顶层金属线圈通过所述第一端口、第二端口、及若干触点与所述底层线圈以并联方式连接；所述顶层金属线圈与所述底层线圈之间仅最外圈金属线圈堆叠并共用所述底层线圈中除最外圈金属线圈以外的所有的金属线圈。本发明专利技术的电感器中顶层线圈与底层线圈之间并联且仅最外层金属线圈堆叠，减少了耦合电容；同时连接处厚度增加，提高了线圈通电能力并降低损耗；二者共同作用，可以整体提升电感器Q值超过15%。
【技术实现步骤摘要】
本专利技术属于半导体领域，涉及一种差分电感器。
技术介绍
目前，在集成电路中包含了大量的无源器件，片上电感就是其中十分重要的一种，片上电感是射频CMOS/BiCMOS集成电路的重要元件之一。在通常的无线产品中，电感元件对总的射频性能有很重要的影响。因此对这些电感元件的设计和分析也得到了广泛的研究。电感作为射频电路的核心部件，它通常可以影响到整个电路的整体性能。目前，高品质因数的片上电感广泛应用在压控振荡器，低噪声放大器等射频电路模块中。电感品质因数Q值是衡量电感器件的主要参数，其是指电感器在某一频率的交流电压下工作时，所呈现的感抗与其等效损耗电阻之比。电感器的Q值越高，其损耗越小，效率越高。随着CMOS技术的工艺节点越来越小，考虑到生产线前道工序(FEOL)中来自于多晶硅/有源区密度的热分布以及生产线后道工序(BEOL)中金属密度可能影响工艺均匀性和稳定性，扩散区、多晶硅和金属需要满足一定的密度要求，即必须达到最低密度。集成电路的实质就是把电路所需的晶体管、二极管、电阻、电容和电感等电子元器件整合到半导体晶片上，形成完整的逻辑电路，以达到控制、计算、或记忆等功能。通常来说，集成电路包括多层电子元器件层，各层之间通过金属导线进行连接。一般来说，在完成一层金属布线，进行后续工序前，要对晶片上的薄膜或层的外形进行平面化处理，以保证集成电路所必须的平整度。平面化处理通常采用化学机械抛光的方式。然而，化学机械抛光过程产生的平面外形通常依赖于底层的图案密度，为了防止由于底层图案密度不均匀而造成化学机械抛光后表面不平整如出现凹槽的问题，目前通常的做法是在各层图案稀疏的区域填入虚拟填充物，例如:虚拟有源区、虚拟栅极以及虚拟金属层等。此外，在刻蚀的工艺步骤中，金属密度高的区域和金属密度低的区域的刻蚀速率不一样，容易出现刻蚀不足或刻蚀过度的问题。传统的射频集成电路工艺一般采用顶层金属加厚，顶层下面几层金属一般都采用薄金属的做法来降低顶层金属的电阻率。这样利用加厚的顶层金属来制作片上电感，就可以提高片上电感的品质因数Q值。因此传统的差分电感，一般都制作在顶层金属上。另外，叠层的片上电感在很大程度减少了芯片面积，降低了生产成本。同时，将电感器布置得与衬底相距尽量远，可以减小由于电感与衬底相互作用而形成的至衬底之间的电容。将电感器布置在于衬底相距较远的集成电路的顶层虽然对提高电感Q值有利，然而却会造成电感器底层的图案密度过小，不利于表面平整度，并容易出现上述刻蚀不足或刻蚀过度的问题。为了达到最低金属密度要求，通常需要在电感器区域下方填充虚拟金属。然而，由于虚拟金属中可以产生涡流，虚拟金属的存在会降低电感器的Q值，能带来超过15%的Q值减小。为了达到更好的电路性能，设计师可以采取进一步加厚的顶层金属来提升Q值，但是这种做法会增加生产成本。通常，设计师通过增加线圈宽度来获得足够的Q性能，如每条线圈的宽度可达15微米，但是这种做法需要将芯片面积设计得更大。现有的三端差分电感器如图1至图3所示，其采用两层线圈堆叠，上下层线圈完全相同并以并联方式连接，每层线圈采取交叉走线的方式，其中图1为该三端差分电感器的结构示意图，图2为其分解结构示意图，图3为图2所示结构的侧视图。然而这种差分电感器结构要达到更高的Q值仍然需要比较大的面积，不利于缩小芯片尺寸。因此，提供一种在相同面积下具有更高Q值的电感器实属必要。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种差分电感器，用于解决现有技术中差分电感器品质因数Q值较低的问题。为实现上述目的及其他相关目的，本专利技术提供一种差分电感器，至少包括:第一端口及与所述第一端口相向设置的第二端口 ；底层线圈，从所述第一端口沿一条通路绕到所述第二端口，形成由外至内至少两圈金属线圈；所述第一端口及第二端口分别位于所述底层线圈的最外圈金属线圈两端；所述底层线圈的内外圈金属线圈之间通过若干第一斜线连接件以交叉方式连接；所述底层线圈的最外圈金属线圈正上方形成有一圈顶层金属线圈；所述顶层金属线圈通过所述第一端口、第二端口、及若干触点与所述底层线圈以并联方式连接；所述顶层金属线圈与所述底层线圈之间仅最外圈金属线圈堆叠并共用所述底层线圈中除最外圈金属线圈以外的所有的金属线圈。可选地，所述差分电感器还包括至少一个与所述第一斜线连接件并联连接的第二斜线连接件；所述第二斜线连接件与所述顶层金属线圈位于同一层。可选地，所述第二斜线连接件的厚度大于所述第一斜线连接件的厚度。可选地，所述差分电感器还包括一中心抽头，所述中心抽头在所述底层线圈走线长度的一半处通过触点引出。可选地，所述底层线圈的外圈金属线圈在半圈处绕到与其相邻的内圈金属线圈。可选地，所述顶层金属线圈在半圈处过渡到所述底层线圈的次外层金属线圈。可选地，所述底层线圈由外而内包括3?20圈金属线圈。可选地，所述底层线圈在水平面上的投影为八边形、方形或圆形，所述顶层金属线圈对应为八边形、方形或圆形。可选地，所述底层线圈内外圈金属线圈的线宽相等。可选地，所述顶层金属线圈与所述底层线圈的最外圈金属线圈线宽相等。如上所述，本专利技术的差分电感器，具有以下有益效果:相对于上下层金属全部堆叠的电感器，本专利技术的电感器中顶层金属线圈与底层线圈之间并联且仅最外层金属线圈堆叠，在不改变电感器感值的条件下减小了顶层线圈的耦合电容，达到高于7%的电感器Q值提升；此外，由于所述第一斜线连接件的位于下层且厚度较薄，而本专利技术中可选择性增加第二斜线连接件，所述第一斜线连接件和第二斜线连接件叠加，厚度增加，减小了内外层线圈之间的连接电阻，从而提高了线圈通电能力并降低损耗，使电感器Q值进一步提高大约7%。二者共同作用，可以整体提升电感器Q值超过15%。【附图说明】图1显示为现有技术中差分电感器的结构示意图。图2显示为现有技术中差分电感器的分解结构示意图。图3显示为图2所示结构的侧视图。图4显示为本专利技术的差分电感器的结构示意图。图5显示为本专利技术的差分电感器的分解结构示意。图6显示为图5所示结构的侧视图。图7显示为本专利技术的差分电感器与传统差分电感器的Q值随频率变化的曲线图。元件标号说明I 第一端口2 第二端口3 底层线圈4 第一斜线连接件5 顶层金属线圈6 第二斜线连接件7 触点8 中心抽头【具体实施方式】以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图4至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本专利技术提供一种差分电感器，至少包括:第一端口及与所述第一端口相向设置的第二端口 ；底层线圈，从所述第一端口沿一条通路绕到所述第二端口，形成由外至内至少两圈金属线圈；所述第一端口及第二端口分别位于所述底层线圈的最外圈金属线圈两端；所述底层线圈的内外圈金属线圈之间通过若干第一斜线本文档来自技高网...
【技术保护点】
一种差分电感器，至少包括：第一端口及与所述第一端口相向设置的第二端口；底层线圈，从所述第一端口沿一条通路绕到所述第二端口，形成由外至内至少两圈金属线圈；所述第一端口及第二端口分别位于所述底层线圈的最外圈金属线圈两端；所述底层线圈的内外圈金属线圈之间通过若干第一斜线连接件以交叉方式连接；其特征在于：所述底层线圈的最外圈金属线圈正上方形成有一圈顶层金属线圈；所述顶层金属线圈通过所述第一端口、第二端口、及若干触点与所述底层线圈以并联方式连接；所述顶层金属线圈与所述底层线圈之间仅最外圈金属线圈堆叠并共用所述底层线圈中除最外圈金属线圈以外的所有的金属线圈。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘凌，程仁豪，王西宁，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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