基于片上网络的异构多核处理系统技术方案

本发明专利技术公开了一种基于片上网络的异构多核处理系统，主要解决现有技术的系统通信效率低、系统计算性能和灵活性差的问题。其包括一个n×m的片上网络(1)、处理子系统(2)和存储子系统(3)。其中，处理子系统(2)包括通用处理单元(21)和专用硬件加速单元(22)；存储子系统包括片内存储单元(31)和片外存储单元(32)。各个通用处理单元(21)和专用硬件加速单元(22)通过片上网络(1)在计算过程中进行数据分组的通信，实现多核间的并行运算和异质加速运算。本发明专利技术提高了系统工作效率和性能，可用于为不同的大规模并行科学计算案例提供灵活、高性能的处理器平台。

【技术实现步骤摘要】
基于片上网络的异构多核处理系统
本专利技术属于微电子
，更进一步涉及一种异构多核处理器，可用于为不同的大规模并行科学计算案例提供灵活、高性能的处理器平台。
技术介绍
当前科学研究的主要手段包括：高性能计算、传统理论推演以及实验研究。其中，高性能计算已广泛应用于众多领域，如图形视觉、信号处理以及科学计算领域等。随着科技的进步，高性能科学计算对大规模并行计算提出了迫切需求。同时，随着集成电路制造工艺的不断进步，片上多核处理器作为摩尔定律的一种新的延续形式，已经成为处理器性能持续增长的必然途径。目前，多核片上系统MPSoC集成的核芯数目越来越多，核间通信机制成为了决定多核系统性能的重要因素。对于一种多核处理平台的通信结构的设计主要面临以下两个问题：(1)对于百千级别的超大规模多核处理器平台如何实现核与核间高效的互连，同时降低因为通信结构而引入的额外开销；(2)如何提升多核片上系统的并行计算能力，以更加有效利用多核计算资源，使得用户能够最终享受到硬件资源增加带来的性能体验。共享总线核间互联结构是传统多核处理器常见的核间互连技术之一，各个处理器核和系统外设通过共享总线互连，处理器核和外设可以通过总线进行数据通信。但基于共享总线的多核处理器具有以下缺点：1)共享总线结构只能提供点对点的数据通信，并不支持多条数据分组并行传输，使得在大规模数据分组传输情况下通信效率低下；2)共享总线结构中，随着多核处理器核心数目的不断增大，总线的负载也越来越大，导致总线的工作频率降低，使得共享总线结构的总线数据带宽变窄；3)共享总线结构中，由于总线的负载增加，导致总线的能量消耗急速增加，进而引起了一系列系统散热、可靠性等问题，使得共享总线结构的核间通信机制可靠性差。片上网络NoC从首次提出，到目前已成为处理器架构以及片上通信架构的主要研究方向，并被证明完全可以胜任作为未来多核系统的片上通信网络。华为技术有限公司拥有的专利技术“一种多核处理器系统”(申请号201280000273.5，授权公告号CN102713852B，公开日为2014.06.04)，公开了一种多核处理器系统，其包括多个中央处理器单元以和多组第一级硬件消息队列，每一个中央处理单元分别连接一组第一级硬件消息列队，用于处理第一级硬件消息队列中的消息。其中每一组第一级硬件队列包括多个第一级硬件消息队列，在消息列队中，优先级高的第一级硬件消息队列优先被调度，相同优先级的第一级硬件消息队列根据轮转调度权重被轮转调度。该专利技术存在的不足是，虽然实现了各个核之间的数据共享与传递，但是系统的各个核需要频繁的进行大量数据分组交互时，该系统的通信结构不能实现并行传输，导致数据分组传输拥塞，通信效率较低；同时该系统系统采用同构设计不利于系统计算资源的有效利用。电子科技大学申请的专利“基于FPGA的带有加速器的多核处理器片上网络系统”(申请号201310151590.3，公开号CN103345461A，公开日为2013.10.09)中公开了一种带有加速器的多核处理器片上网络系统。该系统中处理器节点的主控单元的处理器通过第一AXI总线连接数据存储器BRAM2,处理器依次通过自身的Cache接口、第二AXI总线连接数据存储器BRAM2。当第一AXI总线繁忙或被占用时，处理器通过该第二AXI总线读取数据存储器BRAM2中的数据进行处理。该系统存在的不足是，虽然采用两级AXI总线进行数据分组的独立传输，可以缓解数据分组通信时的拥塞问题。但是整个硬件系统的硬件资源利用率不高，负载传输不均衡，容易造成整个系统局部过热，通信可靠性降低。复旦大学申请的专利“一种可拓展的2.5D多核处理器架构”(申请号201410237881.9，公开号CN104008084A，公开日为2014.08.27)中公开了一种可拓展的2.5D多核处理器架构。该系统由两维网格结构的片上网络互连的多核处理器芯片，通过SerDes接口提供的高速数据传输通道和拓展的芯片通信。纵向上，处理器通过片外存储接口和片外存储器进行单字读写和直接数据访存操作；横向上，处理器通过片外加速接口和片外加速器进行控制和数据交互。该系统存在的不足之处是，虽然该系统解决了共享总线架构的总线带宽问题，但是该系统的存储单元，加速器单元是通过SerDes接口、选择器间接挂载在路由器上，使得该设计的通信结构复杂，增加了系统的设计开销，降低了系统的能效比。
技术实现思路
本专利技术的目的在于提出一种基于片上网络的异构多核处理系统，以解决上述现有技术的如下问题：一是因通信数据传输拥塞而导致系统通信效率低的问题；二是因通信传输不均衡而导致系统局部过热的问题；三是因系统非异构设计而导致系统计算性能和灵活性差的问题。本专利技术的技术方案是这样实现的：本专利技术通过基于片上网络技术并采用异构处理器架构组成一个n×m的多核处理器系统，同时通过一种与之相适应的软件系统编程模型，实现对多核间协同计算进行处理；本专利技术通过采用异构多核处理器的组合，提高大规模并行科学计算的性能。整个系统包括：一个n×m的片上网络、x个处理子系统和y个存储子系统，每个网络节点通过网络接口与一个处理单元或者存储单元相连，其中，n≥1，m≥1，x，y根据科学算数案例规模的大小设置，其中x≥1，y≥1；所述片上网络，支持不同拓扑结构的网络接口协议标准；每个处理子系统，由通用处理单元或专用硬件加速单元构成；该通用处理单元，用于对无特殊要求的科学案例的进行计算；该专用硬件加速单元，用于对指定功能的科学案例进行计算；每个存储子系统，由片内存储单元或片外存储单元构成；该片内存储单元，用于存储在处理子系统计算中需要及时读写的数据；该片外存储单元用于存储在处理子系统计算中不需要及时读写的数据。本专利技术与现有技术相比，具有以下优点：第一，由于本专利技术采用片上网络技术作为多核处理器的核间通信技术，克服了现有技术中基于共享总线的多核处理器系统核间通信效率低下、不支持并行通信等问题，使得本专利技术支持高效高性能并行的核间通信方式，可以适用于较大规模的多核处理器系统。第二，由于本专利技术采用了异构多核处理器架构，克服了同构多核处理器架构对科学算数案例的算法处理效率较低下、加速性能较差的缺陷，使得本专利技术提高了并行加速处理性能，并且异构的处理器架构可以针对不同的科学算数案例设计多种硬件加速器，使得系统可以同时并行执行多个科学算数案例的计算，提高了系统运算能效比。第三，由于本专利技术采用分模块的软件结构，克服了现有技术软硬件设计不协同，软件设计冗余的问题，使得本专利技术具有完备的功能函数库及稳定的系统调度方案。附图说明图1为本专利技术的结构示意图；图2为本专利技术中通用处理单元的方框图；图3为本专利技术中专用硬件加速单元的方框图；图4为本专利技术中片内存储单元的方框图；图5为本专利技术中片外存储单元的方框图；具体实施方式：下面结合附图对本专利技术做进一步的描述。参照图1，本专利技术的系统包括一个n×m的片上网络1、x个处理子系统2和y个存储子系统3，其中，n≥1，m≥1；x≥1，y≥1。每个处理子系统2，由通用处理单元21或专用硬件加速单元22构成；每个存储子系统3，由片内存储单元31或片外存储单元32构成。本实例以3×3的系统为例，即n＝3,m＝3。系统中有5个处理子系统，图中虚线框中的本文档来自技高网...

【技术保护点】
一种基于片上网络的异构多核处理系统，其特征在于：包括一个n×m的片上网络(1)、x个处理子系统(2)和y个存储子系统(3)，每个网络节点通过网络接口与一个处理子系统或者存储子系统相连，其中，n≥1，m≥1，x，y根据科学计算案例规模的大小设置，其中x≥1，y≥1；所述片上网络(1)，支持不同拓扑结构的网络接口协议标准；每个处理子系统(2)，由通用处理单元(21)或专用硬件加速单元(22)构成；该通用处理单元(21)，用于对无特殊要求的科学计算案例的进行计算；该专用硬件加速单元(22)，用于对指定功能的科学计算案例进行计算；每个存储子系统(3)，由片内存储单元(31)或片外存储单元(32)构成；该片内存储单元(31)，用于存储在处理子系统计算中需要及时读写的数据；该片外存储单元(32)用于存储在处理子系统计算中不需要及时读写的数据。

【技术特征摘要】
1.一种基于片上网络的异构多核处理系统，其特征在于：包括一个n×m的片上网络(1)、x个处理子系统(2)和y个存储子系统(3)，每个网络节点通过网络接口与一个处理子系统或者存储子系统相连，其中，n≥1，m≥1，x，y根据科学计算案例规模的大小设置，其中x≥1，y≥1；所述片上网络(1)，支持不同拓扑结构的网络接口协议标准；每个处理子系统(2)，由通用处理单元(21)或专用硬件加速单元(22)构成；该通用处理单元(21)，用于对无特殊要求的科学计算案例的进行计算；该专用硬件加速单元(22)，用于对指定功能的科学计算案例进行计算；所述通用处理器(211)包括：封装抽象模块，用于通过配置寄存器的值来控制相应的硬件接口收发数据分组，完成各个IP核间的通信；该模块通过对片上网络的硬件接口的抽象，定义了硬件的功能寄存器；其中片上网络的硬件接口包括：路由器接口、数据分组链路接口、片上网络接口；硬件驱动模块，用于提供点对点通信功能的最小子函数集，通过读写封装抽象模块定义的寄存器，完成通信链路的建立和管理、片上网络的各IP核的点对点发送和接收，并为函数应用模块提供统一的可扩展函数接口，为封装抽象模块制定物理实现细节；函数应用模块，用于通过调用硬件驱动模块中具有通信功能的函数，完成各个IP核进行通信时常用功能模块的例化；系统应用模块，用于完成案例顶层算法的实现以及案例中并行任务的步骤划分，通过调用函数应用模块中的子函数完成对应案例中任务的多核处理器之间的协同运算；每个存储子系统(3)，由片内存储单元(31)或片外存储单元(32)构成；该片内存储单元(31)，用于存储在处理子系统计算中需要及时读写的数据；该片外存储单元(32)用于存储在处理子系统计算中不需要及时读写的数据。2.根据权利要求1所述的基于片上网络的异构多核处理系统，其特征在于：所述n×m的片上网络，设有N个网络接口，N＝n×m，其中，n表示片上网络行的节点数，m表示片上网络列的节点数。3.根据权利要求1所述的基于片上网络的异构多核处理系统，其特征在于：所述x个处理子系统和y个存储子系统，其个数为x+y＝N，1≤x＜N，1≤y＜N；其中，x表示处理子系统的个数，y表示存储子系统的个数，N表示网络接口的个数。4.根据权利要求1所述的基于片上网络的异构多核处理系统，其特征在于：所述通用处理单元(21)，包括通用处理器(211)、数据存储器(21...

【专利技术属性】
技术研发人员：史江一，舒浩，余文哲，马佩军，王禛，吴冰冰，李钊，刘沛委，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61