基于低电压数字CMOS器件的列并行比较装置制造方法及图纸

一种半导体图像处理电路领域的基于低电压数字CMOS器件的列并行比较装置，包括：斜坡发生单元、增益相关模式控制单元以及若干个列比较单元，增益相关模式控制单元输出开关切换信号至各个列比较单元，增益相关模式控制单元另外输出时钟频率调整信息和/或电压偏置强度信息至斜坡发生单元，斜坡发生单元向列比较单元输出斜坡信号。本发明专利技术采用低压数字MOS管代替高压模拟MOS管为比较器的基本单元，用增益相关的电荷共享方式来映像高电压范围到低电压范围，从而实现非常小的噪声性能的折衷的方法，增益相关的电路模式控制方法，提高电路性能的同时实现显著减小版图面积的效果。

【技术实现步骤摘要】
基于低电压数字CMOS器件的列并行比较装置
本专利技术涉及的是一种半导体图像处理电路领域的技术，具体是一种基于低电压数字CMOS器件的列并行比较装置。
技术介绍
列并行比较器被广泛应用于CMOS图像传感器。它是在列并行ADC(模数转换器)的一个关键组成部分。在一个大尺度的图像传感器阵列读出电路中，数以千计的列并行ADC共同作用，转换速度可以做到非常快。然而，由于几千次的版图重复和在它们之间制造工艺的不匹配，列并行比较器通常会对整个系统的版图大小，功耗，VFPN(垂直固定模式噪声)，以及运行速度的限制产生显著的影响。现有列比较器设计主要采用模拟晶体管作为基本建筑构件。模拟晶体管的最小特征尺寸通常是比数字晶体管大得多。例如对于一个典型的130纳米CMOS工艺，高压模拟MOS管Wmin＝0.4μm，Lmin＝0.35，而低压数字MOS管Wmin＝0.15μm，Lmin＝0.13μm。模拟MOS和数字MOS之间的最小尺寸MOS管的面积比为约Area_min(模拟MOS)/Area_min(数字MOS)约等于7。经过对现有技术的检索发现，现有技术如CN102055314A(抖动时钟产生器)、CN101650223(数字化光电探测器读出电路)、以及CN102647566A(CMOS图像传感器)均能够实现类似的列并行比较功能，但现有技术均基于高压模拟MOS器件的设计，并且运行模式在不同增益条件下都是恒定的，其较高的功耗、面积及性能难以满足日益提高的工业产品的需要。
技术实现思路
本专利技术针对现有技术存在的上述不足，提出一种基于低电压数字CMOS器件的列并行比较装置，采用低压数字MOS管代替高压模拟MOS管为比较器的基本单元，用增益相关的电荷共享方式来映像高电压范围到低电压范围，从而实现非常小的噪声性能的折衷的方法，增益相关的电路模式控制方法，提高电路性能的同时实现显著减小版图面积的效果。本专利技术是通过以下技术方案实现的：本专利技术涉及一种基于低电压数字CMOS器件的列并行比较装置，包括：一个斜坡发生单元、一个增益相关模式控制单元以及若干个列比较单元，其中：增益相关模式控制单元输出开关切换信号至各个列比较单元，增益相关模式控制单元另外输出时钟频率调整信息和/或电压偏置强度信息至斜坡发生单元，斜坡发生单元向列比较单元输出斜坡信号。所述的列比较单元包括：至少一个运算放大器以及一组并联可调电容，该运算放大器的正向输入端与并联可调电容的输出端相连，反向输入端通过开关与正向输出端相连，反向输出端通过另一开关与正向输入端相连，并联可调电容的三个输入端分别作为列比较单元的模拟输入、接收斜坡信号以及接收开关切换信号。所述的斜坡发生单元包括：一个数模转换器、与增益相关模式控制单元相连的计数器及偏置电路，其中：数模转换器分别与计数器和偏置电路相连并分别接收斜坡码和偏置电平，输出斜坡信号至所述列比较单元。所述的列比较单元中还包括第二级运算放大器，该第二级运算放大器的正向输入端与前述运算放大器的正向输出端通过电容耦合，其反向输出端通过一开关与正向输入端相连，所述的增益相关模式控制单元优选向列比较单元中的第二级运算放大器输出模式控制信号。所述的列比较单元中进一步还包括第三级运算放大器，该第三级运算放大器的正向输入端与所述第二级运算放大器的反向输出端相连，其反向输出端作为所述列比较单元的模拟输出。所述的列比较单元包含至少一个低压数字MOS管实现。技术效果与现有技术相比，本专利技术优点包括但不限于：1)通过更小的布局尺寸使得成本降低；2)通过更小的VFPN提高输出信号的品质；3)更低的功耗；4)更快的速度。附图说明图1为本专利技术结构示意图；图中：a为两级结构，b为三级结构。图2为实施例列比较器示意图。图3为实施例流程示意图。具体实施方式下面对本专利技术的实施例作详细说明，本实施例在以本专利技术技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本专利技术的保护范围不限于下述的实施例。实施例1如图1所示，本实施例包括两部分：第1部分是在列的层面。它是比较器在列的层面多次重复。第2部分是在全局范围内，对比较器的操作模式的控制。所述的列比较单元为三级级联结构，该列比较单元的第一级包括：第一运算放大器A1、第一主开关sw1a、第一从开关sw1b、第一电容C1、第二主电容C2a、第二从电容C2b；第二级包括：第二运算放大器A2、第二开关sw2、第三电容C3；第三级包括第三运算放大器A3，其中：第一运算放大器A1的正向输入端ip1分别：通过第一电容C1耦合到模拟输入端IN、通过第二主电容C2a耦合到斜坡信号、通过第二从电容C2b耦合到地GND、通过第一主开关sw1a耦合到第一运算放大器A1的反向输出端on1；第一运算放大器A1的反向输入端in1通过第一从开关sw1b耦合到第一运算放大器A1的正输出正向输出端op1；所述的第一运算放大器A1的正向输出端op1通过第三电容C3耦合到第二运算放大器A2的正向输入端ip2，第二运算放大器A2的正向输入端ip2和反向输出端on2通过第二开关sw2相连，第二运算放大器A2的反向输出端on2耦合到第三运算放大器A3的正向输入端，第三运算放大器A3的反向输出端为所述的比较器的最终输出，即模拟输出端OUT。所述的列比较单元通过与斜坡信号的比较来触发比较器的输出翻转。在比较开始之前，第一主开关sw1a、第一从开关sw1b和第二开关sw2接通一段时间来执行自动调零操作。自动调零以后，第一运算放大器A1和第二运算放大器A2自偏压到一个平衡点。然后通过启动有一定斜率的斜坡信号使列比较单元开始比较。当模拟输入端IN非常接近斜坡信号电压的时侯，列比较单元的输出将会反转。斜坡信号启动和反转之间的时间延迟T_conversion，正比于输入信号的强度。一般来讲，从模拟输入端IN来的输入信号会比低压数字MOS管的可接受的电压范围要大。直接将模拟电压应用于数字MOS管可能会导致由于饱和造成的信号损失，甚至还可能损坏数字MOS器件。为了使基于数字MOS的比较器能够接受与相应的模拟电路相同的电压摆幅，如图1所示的电容的电荷共享结构被采用来降低数字MOS的输入电压：V(ip1,摆动范围)＝V(IN,摆动范围)×reduction_ratio，其中：信号摆幅削减比由此通过改变电容值来调整reduction_ratio，可以将正向输入端ip1的电压限制到数字MOS可接受的范围。然而信号摆幅的减小将显著降低SNR(信噪比)的性能。这是因为所有连接在一起的电容之间的电荷共享，信号摆幅会减小，而该电路的噪声基底则保持大约相同。本实施例通过GRMC(gainrelatedmodecontrol增益相关的模式控制)模块实现在减少信号摆幅的同时保持良好的SNR。如图1a和图1b所示，第一电容C1、第二主电容C2a和第二从电容C2b将由GRMC单元根据不同的信号通路增益进行调整，GRMC单元可以调节电容值，从而使信号摆幅的衰减比例不再是固定的常数，而是增益的函数，即上述其中的Gain(增益)分别是指C1、C2a和C2b的输入到输出的信号幅度的放大倍数。例如，当模拟输入端IN输入的模拟信号摆幅为1V，而模拟输出端OUT输出的斜坡信号启动和反转之间的时间延迟T_conversio本文档来自技高网...

【技术保护点】
一种基于低电压数字CMOS器件的列并行比较装置，其特征在于，包括：一个斜坡发生单元、一个增益相关模式控制单元以及若干个列比较单元，其中：增益相关模式控制单元输出开关切换信号至各个列比较单元，增益相关模式控制单元另外输出时钟频率调整信息和/或电压偏置强度信息至斜坡发生单元，斜坡发生单元向列比较单元输出斜坡信号。

【技术特征摘要】
2013.12.12 US US61/915,3941.一种基于低电压数字CMOS器件的列并行比较装置，其特征在于，包括：一个斜坡发生单元、一个增益相关模式控制单元以及若干个列比较单元，其中：增益相关模式控制单元输出开关切换信号至各个列比较单元，增益相关模式控制单元另外输出时钟频率调整信息和/或电压偏置强度信息至斜坡发生单元，斜坡发生单元向列比较单元输出斜坡信号；所述的列比较单元包括：至少一个运算放大器以及一组并联可调电容，其中的第一级运算放大器的正向输入端与并联可调电容的输出端相连，反向输入端通过开关与正向输出端相连，反向输出端通过另一开关与正向输入端相连，并联可调电容的三个输入端分别用于列比较单元的模拟输入、接收斜坡信号以及接收开关切换信号。2.根据权利要求1所述的基于低电压数字CMOS器件的列并行比较装置，其特征是，所述的斜坡发生单元包括：一个数模转换器、与增益相关模式控制单元相连的计数器及偏置电路，...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：芯视达系统公司，
类型：发明
国别省市：开曼群岛;KY