本实用新型专利技术公开了基于高速IO技术的宽带数字接收机数据采集装置。该装置包括输入端同时与多路数据输入部分连接的并选择一路数据输入的多路数据选择器，与多路数据选择器连接的多路数字信号处理模块，同时与多路数字信号处理模块和多路数据选择器连接的数据采集缓冲控制模块，与数据采集缓冲控制模块连接的控制器模块，与控制器模块连接的高速IO技术的数据收发器模块，所述高速IO技术的数据收发器模块与外部的上位机相连，所述数据输入部分为AD器件的输出数据，即数字射频信号。本实用新型专利技术利用一个FPGA处理单元实现多路模拟射频信号的连续采集，采集数据具有时间上的连续性、采集数据速度快、采集数据量大、结构紧凑、成本低、体积小等诸多优点。
【技术实现步骤摘要】
本技术涉及基于高速1技术的宽带数字接收机数据采集装置，属于数据采集或带宽数字接收领域。
技术介绍
现有的数据采集或接收机装置一般都是针对模拟射频信号的采集，必须使用A/D转换(模拟数字转换器件)，先把模拟射频信号转换为数字射频信号，然后通过后续中央处理单元运用数字信号处理技术将数字射频信号转化为带有有效信息的数据。一般中央处理单元都是用通用CPU(中央处理器)来实现，在进行多路A/D转换器件数据的采集和处理时不能够进行实时的采集。如果要进行实时采集必须使用多路CPU (中央处理器)才能够实现，从而导致采集多路模拟射频信号时，系统成本较高，无法适用于成本和价格比较敏感的场合。
技术实现思路
本技术的目的在于提供基于高速1技术的宽带数字接收机数据采集装置，解决现有的数据采集或接收机装置在进行多路A/D转换器件的采集和处理时必须使用多路CPU，造成成本居高不下的问题。本技术主要使用现场可编程门阵列(FPGA)构成多路数据选择器和控制器，动态随机存储器(SDRAM)实现高速数据的缓存，基于高速1技术的收发器实现数据的高速传输，从而实现一个中央处理单元采集并处理多路模拟射频信号的数据。为了实现上述目的，本技术采用的技术方案如下:基于高速1技术的宽带数字接收机数据采集装置，包括输入端同时与多路数据输入部分连接的并选择一路数据输入的多路数据选择器，与多路数据选择器连接的多路数字信号处理模块，同时与多路数字信号处理模块和多路数据选择器连接的数据采集缓冲控制模块，与数据采集缓冲控制模块连接的控制器模块，与控制器模块连接的高速1技术的数据收发器模块，所述高速1技术的数据收发器模块与外部的上位机相连，所述数据输入部分为AD器件的输出数据，即数字射频信号。具体地，所述高速1技术的数据收发器模块还连接有SDRAM存储器。进一步地，所述多路数据选择器、数据采集缓冲控制模块、控制器模块均使用FPGA芯片内部硬件资源(LE单元)实现。所述多路数字信号处理模块主要是根据数字信号处理的理论，应用FPGA芯片的内部硬件资源(LE单元)和FPAG厂家提供的IP核(如快速傅里叶变换FFT的IP等)来实现。所述高速1技术的数据收发器模块使用FPGA厂家提供的高速收发器IP来实现。本技术的工作过程如下:工作时，所有的AD器件同时上电，模拟射频信号数字化之后变为数字射频信号，每一路的AD器件输出端均连接到多路数据选择器的输入端，上位机通过高速1技术的数据收发器模块下发预定的命令指令到控制器模块，控制器模块在解析命令之后下发到数据采集缓冲控制模块，向数据采集缓冲控制模块发送数据采集模式，数据采集缓冲控制模块再向多路数据选择器发送选择信号，在数据采集缓冲控制模块的控制下，多路数据选择器会选择其中一路AD器件的输出数据即数字射频信号送入到多路数字信号处理模块中，数字信号处理模块对多路数据选择器输出的某路数字射频信号进行处理，再通过数据采集缓冲控制模块进行缓冲或通过数据采集缓冲控制模块控制SDRAM存储器进行缓冲，处理之后便可以作为有效数据通过高速1技术的数据收发器模块上传到上位机处。由于高速1技术的数据收发器模块能够达到3Gbps以上的带宽，完全能够实现一定带宽的多路数字化后的射频信号的传输。同时通过高速1技术的数据收发器模块能够实现FPGA芯片与上位机的通信交互功能。与现有技术相比，本技术具有以下有益效果:(I)本技术利用一个FPGA处理单元实现多路模拟射频信号的连续采集，采集数据具有时间上的连续性、采集数据速度快、采集数据量大、结构紧凑、成本低、体积小等诸多优点。(2)本技术由于高速1技术的数据收发器模块使用了最新的高速1技术，数据的传输速度远远超过AD器件的数据输出速度，这样便可以实现在极短的时间内把每一路AD器件的输出数据做个遍历。(3)本技术在数据传输处理的过程中，通过数据采集缓冲控制模块进行缓冲或通过数据采集缓冲控制模块控制SDRAM存储器进行缓冲，能够对高速的AD器件的输出数据实现数据的连续采集和上传功能，有效地提高了系统的工作带宽和工作效率。【附图说明】图1为本技术-实施例1的系统框图。图2为本技术-实施例2的系统框图。【具体实施方式】下面结合实施例及其附图，对本技术作进一步地详细说明，但本技术的实施方式不限于此。实施例1如图1所示，基于高速1技术的宽带数字接收机数据采集装置，包括多路数据输入部分，该数据输入部分为AD器件的输出数据，还包括输入端同时与多路数据输入部分连接的并选择一路数据输入的多路数据选择器，与多路数据选择器连接的多路数字信号处理模块，同时与多路数字信号处理模块和多路数据选择器连接的数据采集缓冲控制模块，与数据采集缓冲控制模块连接的控制器模块，与控制器模块连接的高速1技术的数据收发器模块，高速1技术的数据收发器模块与外部的上位机相连。在本实施例中，多路数据选择器、数据采集缓冲控制模块、控制器模块均使用FPGA芯片内部的LE单元搭建而成，多路数字信号处理模块使用FPAG厂家提供的IP核(如快速傅里叶变换FFT的IP等)和FPGA芯片内部的LE单元搭建而成，高速1技术的数据收发器模块主体部分使用FPGA芯片内部的IP核，外围应用逻辑功能单元使用FPGA芯片内部的LE单元搭建而成。本技术的工作过程如下:工作时，所有的AD器件同时上电，模拟射频信号数字化之后变为数字射频信号，每一路的AD器件输出端均连接到多路数据选择器的输入端，上位机通过高速1技术的数据收发器模块下发预定的命令指令到控制器模块，控制器模块在解析命令之后下发到数据采集缓冲控制模块，向数据采集缓冲控制模块发送数据采集模式，数据采集缓冲控制模块再向多路数据选择器发送选择信号，在数据采集缓冲控制模块的控制下，多路数据选择器会选择其中一路AD器件的输出数据即数字射频信号送入到多路数字信号处理模块中，数字信号处理模块对多路数据选择器输出的某路数字射频信号进行处理，再通过数据采集缓冲控制模块进行缓冲，处理之后便可以作为有效数据通过高速1技术的数据收发器模块上传到上位机处。由于高速1技术的数据收发器模块能够达到3Gbps以上的带宽，完全能够实现一定带宽的多路数字化后的射频信号的传输。同时通过高速1技术的数据收发器模块能够实现FPGA芯片与上位机的通信交互功能。在整个过程中，由于高速1技术的数据收发器模块使用了最新的高速1技术，数据的传输速度远远超过AD器件的数据输出速度，这样便可以实现在极短的时间内把每一路AD器件的输出数据做个遍历。又由于数据采集缓冲控制模块能够实现每一路AD器件的输出数据的短时间暂存功能，这样便实现了多路AD器件的输出数据的连续采集。实施例2如图2所示，基于高速1技术的宽带数字接收机数据采集装置，与实施例1不同的是，本实施例在系统结构上，数据采集缓冲控制模块还连接有SDRAM存储器，该存储器可以选用专用的存储器厂家提供的芯片器件来实现。数据采集缓冲控制模块能够将AD器件的输出数据缓存到FPGA外部的SDRAM存储器中，这样在AD器件数据输出频率很高的情况下也能够实现对多路AD器件的输出数据的连续采集。因此，本实施例相对于实施例1，能够对高速的AD器件的输出数据实现数据的连续采集本文档来自技高网...
【技术保护点】
基于高速IO技术的宽带数字接收机数据采集装置，其特征在于，包括输入端同时与多路数据输入部分连接的并选择一路数据输入的多路数据选择器，与多路数据选择器连接的多路数字信号处理模块，同时与多路数字信号处理模块和多路数据选择器连接的数据采集缓冲控制模块，与数据采集缓冲控制模块连接的控制器模块，与控制器模块连接的高速IO技术的数据收发器模块，所述高速IO技术的数据收发器模块与外部的上位机相连，所述数据输入部分为AD器件的输出数据，即数字射频信号。
【技术特征摘要】
【专利技术属性】
技术研发人员：蔡钦，葛鲲鹏，鲜果，王东波，
申请(专利权)人：成都大公博创信息技术有限公司，
类型：新型
国别省市：四川;51
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