一种基于FPGA的四路全高清视频处理电路制造技术

本发明专利技术公开了一种基于FPGA的四路全高清视频处理电路，其包括FPGA芯片，所述FPGA芯片包括存储控制器、通道选择开关模块、第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块、第四视频层叠加模块、视频时序控制模块、视频合成模块、视频模式参数控制器、四个视频输入处理模块以及四个视频放大模块。通过使用本发明专利技术基于FPGA芯片的画中画和画外画视频处理电路，可满足对多路全高清视频信号同时进行采集处理的需求，而且还具有架构简单、易于设计实现等优点。本发明专利技术作为一种基于FPGA的四路全高清视频处理电路可广泛应用于高清视频处理领域中。

【技术实现步骤摘要】
一种基于FPGA的四路全高清视频处理电路
本专利技术涉及FPGA技术，尤其涉及一种基于FPGA的四路全高清视频画中画和画外画处理电路。
技术介绍
技术名词解释PIP：画中画，其是利用数字图像处理技术，在同一屏幕画面上同时显示多个画面，即在正常观看的主画面上，同时插入一个或多个经过压缩的子画面，以便在欣赏主画面的同时，监视其它画面，画中画是将子画面安置在主画面之内。POP：画外画，其原理和画中画一样，区别在于画外画是将子画面安置在主画面之外。DSP：digitalsignalprocessor的简称，即数字信号处理器。CPU：CentralProcessingUnit的简称，即中央处理器。目前，大部分全高清录播设备中的画中画和画外画视频处理技术通常都是采用软件设计的方法实现，但是受限于DSP或CPU处理器的运算能力和串行架构，一般最多只能同时采样2路全高清的视频，而不能同时对多路全高清的视频信号进行采样。现今，随着高清摄像机越来越普及，对多路全高清视频信号同时进行采样来进行画中画和画外画处理的需求也变得越来越多，因此，一种可同时对多路全高清视频信号进行采样处理的电路为目前迫切需要解决的问题。
技术实现思路
为了解决上述技术问题，本专利技术的目的是提供一种基于FPGA的四路全高清视频处理电路。本专利技术所采用的技术方案是：一种基于FPGA的四路全高清视频处理电路，其包括FPGA芯片，所述FPGA芯片包括存储控制器、通道选择开关模块、第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块、第四视频层叠加模块、视频时序控制模块、视频合成模块、视频模式参数控制器、四个视频输入处理模块以及四个视频放大模块；所述四个视频输入处理模块的输出端均与存储控制器的输入端连接，所述存储控制器的输出端分别与四个视频放大模块的第一输入端连接，所述四个视频放大模块的输出端均与通道选择开关模块的第一输入端连接，所述通道选择开关模块的输出端分别与第一视频层叠加模块的第一输入端、第二视频层叠加模块的第一输入端、第三视频层叠加模块的第一输入端以及第四视频层叠加模块的第一输入端连接，所述视频时序控制模块的输出端分别与第一视频层叠加模块的第二输入端、第二视频层叠加模块的第二输入端、第三视频层叠加模块的第二输入端以及第四视频层叠加模块的第二输入端连接，所述第一视频层叠加模块的输出端依次通过第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块进而与视频合成模块的输入端连接，所述视频模式参数控制器的输出端分别与四个视频输入处理模块的输入端、四个视频放大模块的第二输入端以及通道选择开关模块的第二输入端连接；所述视频输入处理模块包括视频解码模块和视频缩小模块，所述视频解码模块的输出端与视频缩小模块的第一输入端连接，所述视频缩小模块的输出端与存储控制器的输入端连接，所述视频模式参数控制器的输出端分别与视频解码模块的输入端和视频缩小模块的第二输入端连接；所述存储控制器连接有存储器。进一步，所述的存储控制器为DDR2控制器，所述的存储器为DDR2芯片。进一步，所述视频模式参数控制器包括：第一控制模块，用于为视频解码模块提供视频格式参数，并且控制视频解码模块对采集到的视频信号进行解码，从而获得有效的视频像素；第二控制模块，用于为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理；第三控制模块，用于对通道选择开关模块进行控制，使通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应地输入至第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块，从而实现视频层叠加。进一步，所述通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应地输入至第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块，从而实现视频层叠加，其具体为：所述通道选择开关模块对四个视频放大模块输出的视频信号进行选取，所述通道选择开关模块将第一选取的视频信号作为第一输入前景输出至第一视频层叠加模块，所述第一视频层叠加模块的第一输入背景为预设的颜色层，所述第一视频层叠加模块对第一输入背景和第一输入前景进行叠加，并将叠加后的视频信号作为第二输入背景输出至第二视频层叠加模块；所述通道选择开关模块将第二选取的视频信号作为第二输入前景输出至第二视频层叠加模块，所述第二视频层叠加模块对第二输入背景和第二输入前景进行叠加，并将叠加后的视频信号作为第三输入背景输出至第三视频层叠加模块；所述通道选择开关模块将第三选取的视频信号作为第三输入前景输出至第三视频层叠加模块，所述第三视频层叠加模块对第三输入背景和第三输入前景进行叠加，并将叠加后的视频信号作为第四输入背景输出至第四视频层叠加模块；所述通道选择开关模块将第四选取的视频信号作为第四输入前景输出至第四视频层叠加模块，所述第四视频层叠加模块对第四输入背景和第四输入前景进行叠加，并且将叠加后的视频信号发送至视频合成模块。进一步，所述第二控制模块具体用于判断视频信号是否需要进行缩小和放大的处理，若需要，则为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理，反之，则控制视频缩小模块和视频放大模块对输入的视频信号不做缩小和放大的处理。进一步，所述视频缩小模块用于采用双线性插值算法在视频模式参数控制器的控制下调整缩小参数，从而对输入的视频信号进行裁剪，以实现视频信号的缩小处理；所述视频放大模块用于采用双线性插值算法在视频模式参数控制器的控制下调整放大参数，从而对输入的视频信号进行裁剪，以实现视频信号的放大处理。进一步，所述视频时序控制模块用于对第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块进行视频时序控制，从而使视频层叠加模块生成的视频信号为所需的视频格式。本专利技术的有益效果是：FPGA芯片具有并行处理架构的优点，因此，本专利技术的视频电路通过采用FPGA芯片来实现，能够同时对4路全高清的视频信号进行并行采集和处理，可大大满足对多路全高清视频信号同时进行采集处理的需求。而且，本专利技术的电路采用了FPGA芯片的并行处理结构来实现，因此，本专利技术的电路还具有系统架构简单、易于设计实现、系统稳定、低成本等优点。附图说明下面结合附图对本专利技术的具体实施方式作进一步说明：图1是本专利技术一种基于FPGA的四路全高清视频处理电路的结构原理框图；图2是本专利技术一种基于FPGA的四路全高清视频处理电路的一具体实施例结构原理框图。具体实施方式如图1所示，一种基于FPGA的四路全高清视频处理电路，其包括FPGA芯片，所述FPGA芯片包括存储控制器、通道选择开关模块、第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块、第四视频层叠加模块、视频时序控制模块、视频合成模块、视频模式参数控制器、四个视频输入处理模块以及四个视频放大模块；所述四个视频输入处理模块的输出端均与存储控制器的输入端连接，所述存储控制器的输出端分别与四个视频放大模块的第一输入端连接，所述四个视频放大模块的输出端均与通道选择开关模块的第一输入端连接，所述通道选择开关模块的本文档来自技高网...

【技术保护点】
一种基于FPGA的四路全高清视频处理电路，其特征在于：其包括FPGA芯片，所述FPGA芯片包括存储控制器、通道选择开关模块、第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块、第四视频层叠加模块、视频时序控制模块、视频合成模块、视频模式参数控制器、四个视频输入处理模块以及四个视频放大模块；所述四个视频输入处理模块的输出端均与存储控制器的输入端连接，所述存储控制器的输出端分别与四个视频放大模块的第一输入端连接，所述四个视频放大模块的输出端均与通道选择开关模块的第一输入端连接，所述通道选择开关模块的输出端分别与第一视频层叠加模块的第一输入端、第二视频层叠加模块的第一输入端、第三视频层叠加模块的第一输入端以及第四视频层叠加模块的第一输入端连接，所述视频时序控制模块的输出端分别与第一视频层叠加模块的第二输入端、第二视频层叠加模块的第二输入端、第三视频层叠加模块的第二输入端以及第四视频层叠加模块的第二输入端连接，所述第一视频层叠加模块的输出端依次通过第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块进而与视频合成模块的输入端连接，所述视频模式参数控制器的输出端分别与四个视频输入处理模块的输入端、四个视频放大模块的第二输入端以及通道选择开关模块的第二输入端连接；所述视频输入处理模块包括视频解码模块和视频缩小模块，所述视频解码模块的输出端与视频缩小模块的第一输入端连接，所述视频缩小模块的输出端与存储控制器的输入端连接，所述视频模式参数控制器的输出端分别与视频解码模块的输入端和视频缩小模块的第二输入端连接；所述存储控制器连接有存储器。...

【技术特征摘要】
1.一种基于FPGA的四路全高清视频处理电路，其特征在于：其包括FPGA芯片，所述FPGA芯片包括存储控制器、通道选择开关模块、第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块、第四视频层叠加模块、视频时序控制模块、视频合成模块、视频模式参数控制器、四个视频输入处理模块以及四个视频放大模块；所述四个视频输入处理模块的输出端均与存储控制器的输入端连接，所述存储控制器的输出端分别与四个视频放大模块的第一输入端连接，所述四个视频放大模块的输出端均与通道选择开关模块的第一输入端连接，所述通道选择开关模块的输出端分别与第一视频层叠加模块的第一输入端、第二视频层叠加模块的第一输入端、第三视频层叠加模块的第一输入端以及第四视频层叠加模块的第一输入端连接，所述视频时序控制模块的输出端分别与第一视频层叠加模块的第二输入端、第二视频层叠加模块的第二输入端、第三视频层叠加模块的第二输入端以及第四视频层叠加模块的第二输入端连接，所述第一视频层叠加模块的输出端依次通过第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块进而与视频合成模块的输入端连接，所述视频模式参数控制器的输出端分别与四个视频输入处理模块的输入端、四个视频放大模块的第二输入端以及通道选择开关模块的第二输入端连接；所述视频输入处理模块包括视频解码模块和视频缩小模块，所述视频解码模块的输出端与视频缩小模块的第一输入端连接，所述视频缩小模块的输出端与存储控制器的输入端连接，所述视频模式参数控制器的输出端分别与视频解码模块的输入端和视频缩小模块的第二输入端连接；所述存储控制器连接有存储器；所述视频模式参数控制器：用于为视频解码模块提供视频格式参数，并且控制视频解码模块对采集到的视频信号进行解码，从而获得有效的视频像素；以及用于为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理；以及用于对通道选择开关模块进行控制，使通道选择开关模块根据先后顺序将四个视频放大模块输出的视频信号分别对应地输入至第一视频层叠加模块、第二视频层叠加模块、第三视频层叠加模块以及第四视频层叠加模块，从而实现视频层叠加。2.根据权利要求1所述一种基于FPGA的四路全高清视频处理电路，其特征在于：所述的存储控制器为DDR2控制器，所述的存储器为DDR2芯片。3.根据权利要求1或2所述一种基于FPGA的四路全高清视频处理电路，其特征在于：所述视频模式参数控制器包括：第一控制模块，用于为视频解码模块提供视频格式参数，并且控制视频解码模块对采集到的视频信号进行解码，从而获得有效的视频像素；第二控制模块，用于为视频缩小模块提供缩小参数以及为视频放大模块提供放大参数，并且控制视频缩小模块和视频放大模块对输入的视频信号进行缩小和放大的处理；...

【专利技术属性】
技术研发人员：葛海玉，郝禄国，杨琳，曾文彬，
申请(专利权)人：广州海昇计算机科技有限公司，
类型：发明
国别省市：广东;44