一种基于延时的双轨预充逻辑触发器制造技术

本发明专利技术公开一种基于延时的双轨预充逻辑触发器，包括第一级数据转换器、第二级主锁存器以及第三级从锁存器，所述第一级数据转换器将基于延时的双轨预充逻辑信号DDPL转换为基于灵敏放大器的逻辑信号SABL，所述第二级主锁存器对所述基于灵敏放大器的逻辑信号SABL的延时信号进行采集和锁存；所述第三级从锁存器对所述第二级主锁存器输出信号的延时信号进行采集并锁存。对于本发明专利技术中第一级数据转换器单独仿真，相对于现有技术的结构，延时缩短了49％，能识别的最小延时缩小到小于0.1ps；对于本发明专利技术中第二级主锁存器单独仿真，相对于现有技术的结构，延时最大缩短38.4％；另外本发明专利技术的触发器在速度、功耗、功耗平衡性方面相对于现有技术中的触发器都有了较大的提高。

【技术实现步骤摘要】
一种基于延时的双轨预充逻辑触发器
本专利技术涉及触发器
，更具体涉及一种基于延时的双轨预充逻辑触发器。
技术介绍
由于基于延时的双轨预充逻辑DDPL信号仅仅在时钟信号CLK上跳沿或者下跳沿附近短暂时间体现，其余时间双轨上的信号是一致且固定的，无法延续太长的时间，因此现有的DDPL触发器设计都是基于将DDPL信号转换成能保存一定时间的信号格式如互补金属氧化物半导体CMOS信号的DDPL信号，再在下个求值周期到来时将数据输出，实现触发器的功能。在文献现有技术中已经有几种DDPL触发器被提出，其中一种是通过将DDPL信号转换到CMOS信号，然后在此基础上在下一个求值周期到来时转换成DDPL信号输出，这种D-C-D电路结构的触发器结构复杂，延迟大、功耗高，速度慢，功耗不平衡。另一种是先将DDPL信号转换成基于灵敏放大器的逻辑信号SABL信号，再通过一个类似于SABL信号的主从触发器结构将数据保持到下一个求值周期到来时再输出，输入信号通过DDPL-SABL转换器转换成SABL信号，再由第二级DDPLp型主锁存器在时钟信号CLK下跳沿对SABL信号进行采样，但由于SABL信号也是一个具有预充周期和求值周期之分的信号模式，虽然在此时SABL信号会由于预充有一个跳变并且跳变有一定的延时，但时间长度不足以让第二级锁存器采样成功，因此在两级电路中引入了一个由3级反相器组成的模块延时，保证采样的保持时间，并对信号进行需要的反相操作。同样的延时模块也存在于第二级主锁存器和第三级从锁存器之间，起到同样的延迟SABL信号，保证采样的保持时间。第三级从锁存器在时钟信号CLK上跳沿采样并锁存信号的同时将SABL信号转换成DDPL信号输出。第一级数据转换器DDPL-SABL的输入实际上是P型的DDPL信号，在时钟信号CLK低电平时将输出预充到低电平，DDPL输入信号DDPL_in上升沿在时钟上跳沿之后，此时由DDPL_in双轨信号上升沿之间的延时通过异或门产生一个脉冲信号CKB用来开启两个传输门，并由此将对应的输出端上拉到高电平，由此实现设想的第一级转换器功能。图1a中，SABL表示经过第一级数据转换器的输出信号；DDPL_in表示输入信号。第二级主锁存器在时钟信号CLK为低时将输出预充到高电平，CLK上跳沿后采样SABL信号的延时后的信号SABL_int下跳沿，将相应输出节点下拉到低电平。本电路防止了电荷分享，同时避免了预充电路中出现的直流通路。图1b中，L-SABL表示经过第二级主锁存器处理的输出信号；SABL_int为输入信号。第三级从锁存器在CLK＝0时对输出预充到低电平，在时钟信号CLK上跳沿后读取经过第二级主锁存器处理后输出信号经过延时后的信号L-SABL-int的上跳沿，形成双轨信号的第一个上跳沿，经过延迟后，形成双轨信号的另一个上跳沿；经过第三极从锁存器的处理后输出的信号即为触发器的输出信号DDPL-out。后对第二级主锁存器进行了简化，简化后的电路图如图2所示。如图1a、图1b所示的结构加长了求值管的长度，并且功耗大、速度慢。如图2所示的结构简单，但其传输延时小并且存在电荷分享的问题。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是如何降低DDPL触发器的延时、功耗，提高速度和功耗平衡，同时避免电荷分享问题。(二)技术方案为了解决上述技术问题，本专利技术提供了一种基于延时的双轨预充逻辑触发器，包括第一级数据转换器、第二级主锁存器以及第三级从锁存器，所述第一级数据转换器将基于延时的双轨预充逻辑信号转换为基于灵敏放大器的逻辑信号，所述第二级主锁存器对所述于灵敏放大器的逻辑信号的延时信号进行采集并锁存；所述第三级从锁存器对所述第二级主锁存器的输出信号的延时信号进行采集并锁存；所述第一级数据转换器包括第一、第二、第三、第四PMOS晶体管，第一、第二、第三、第四、第五NMOS晶体管以及第一、第二反相器；所述第一PMOS晶体管的源极、第二PMOS晶体管的源极、第三PMOS晶体管的源极、第四PMOS晶体管的源极均连接电源，所述第一PMOS晶体管的栅极、第二PMOS晶体管的栅极均连接时钟信号，所述第三PMOS晶体管的栅极、第四PMOS晶体管的栅极分别连接所述第四NMOS晶体管的栅极、第五NMOS晶体管的栅极；所述第一PMOS晶体管的漏极、第三PMOS晶体管的漏极、第四NMOS晶体管的漏极、第一反相器的输入端均连接所述第五NMOS晶体管的栅极，所述第二PMOS晶体管的漏极、第四PMOS晶体管的漏极、第五NMOS晶体管的漏极、第二反相器的输入端均连接所述第四NMOS晶体管的栅极；所述第四NMOS晶体管的源极、第五NMOS晶体管的源极分别连接所述第二NMOS晶体管的漏极、第三NMOS晶体管的漏极；所述第二NMOS晶体管的源极、第三NMOS晶体管的源极均连接所述第一NMOS晶体管的漏极，所述第二NMOS晶体管的栅极、第三NMOS晶体管的栅极分别连接输入信号和所述输入信号的反向；所述第一NMOS晶体管栅极连接所述时钟信号，其源极接地；所述第一反相器的输出端、第二反相器的输出端分别为基于灵敏放大器的逻辑信号的反向、基于灵敏放大器的逻辑信号。优选地，所述第二级主锁存器包括第五、第六、第七、第八PMOS晶体管，第六、第七、第八、第九、第十、第十一NMOS晶体管以及第三、第四反相器；所述第五PMOS晶体管的源极、第六PMOS晶体管的源极均连接电源，所述第五PMOS晶体管的栅极、第六PMOS晶体管的栅极分别连接所述基于灵敏放大器的逻辑信号的延时信号、所述基于灵敏放大器的逻辑信号的延时信号的反向；所述第五PMOS晶体管的漏极连接所述第七PMOS晶体管的源极以及所述第八NMOS晶体管的漏极；所述第八NMOS晶体管的栅极连接所述基于灵敏放大器的逻辑信号的延时信号，其源极连接所述第六NMOS晶体管的漏极；所述第七PMOS晶体管栅极连接所述时钟信号，其漏极连接所述第三反相器的信号输入端以及所述第十NMOS晶体管的漏极；所述第六NMOS晶体管的栅极、第十NMOS晶体管的栅极均连接所述时钟信号；所述第六NMOS晶体管的源极、第十NMOS晶体管的源极均接地；所述第六PMOS晶体管的漏极连接所述第八PMOS晶体管的源极以及所述第九NMOS晶体管的漏极；所述第八PMOS晶体管的栅极连接所述时钟信号，其漏极连接所述第四反相器的输入端以及所述第十一NMOS晶体管的漏极；所述第九NMOS晶体管的栅极连接所述基于灵敏放大器的逻辑信号的延时信号的反向，其源极连接所述第七NMOS晶体管的漏极；所述第十一NMOS晶体管的栅极、第七NMOS晶体管的栅极均连接所述时钟信号；所述十一NMOS晶体管的源极、第七NMOS晶体管的源极均接地；所述第三反相器、第四反相器的输出端分别为所述第二级主锁存器的输出信号、所述第二级主锁存器的输出信号的反向。优选地，所述第二级主锁存器包括第九、第十、第十一、第十二PMOS晶体管，第十二、第十三NMOS晶体管以及第五、第六反相器；所述第九PMSO晶体管的源极、第十PMOS晶体管的源极均连接电源；所述第九PMSO晶体管的栅极、第十PMOS晶体管的栅极均连接所述时钟信号；所述第九PMSO晶体管的漏极、第十PMOS晶体管的漏极分别连接所述第十一P本文档来自技高网...

【技术保护点】
一种基于延时的双轨预充逻辑触发器，包括第一级数据转换器、第二级主锁存器以及第三级从锁存器，其特征在于，所述第一级数据转换器将基于延时的双轨预充逻辑信号转换为基于灵敏放大器的逻辑信号，所述第二级主锁存器对所述于灵敏放大器的逻辑信号的延时信号进行采集并锁存；所述第三级从锁存器对所述第二级主锁存器的输出信号的延时信号进行采集并锁存；所述第一级数据转换器包括第一、第二、第三、第四PMOS晶体管，第一、第二、第三、第四、第五NMOS晶体管以及第一、第二反相器；所述第一PMOS晶体管的源极、第二PMOS晶体管的源极、第三PMOS晶体管的源极、第四PMOS晶体管的源极均连接电源，所述第一PMOS晶体管的栅极、第二PMOS晶体管的栅极均连接时钟信号，所述第三PMOS晶体管的栅极、第四PMOS晶体管的栅极分别连接所述第四NMOS晶体管的栅极、第五NMOS晶体管的栅极；所述第一PMOS晶体管的漏极、第三PMOS晶体管的漏极、第四NMOS晶体管的漏极、第一反相器的输入端均连接所述第五NMOS晶体管的栅极，所述第二PMOS晶体管的漏极、第四PMOS晶体管的漏极、第五NMOS晶体管的漏极、第二反相器的输入端均连接所述第四NMOS晶体管的栅极；所述第四NMOS晶体管的源极、第五NMOS晶体管的源极分别连接所述第二NMOS晶体管的漏极、第三NMOS晶体管的漏极；所述第二NMOS晶体管的源极、第三NMOS晶体管的源极均连接所述第一NMOS晶体管的漏极，所述第二NMOS晶体管的栅极、第三NMOS晶体管的栅极分别连接输入信号和所述输入信号的反向；所述第一NMOS晶体管栅极连接所述时钟信号，其源极接地；所述第一反相器的输出端、第二反相器的输出端分别为基于灵敏放大器的逻辑信号的反向、基于灵敏放大器的逻辑信号。...

【技术特征摘要】
1.一种基于延时的双轨预充逻辑触发器，包括第一级数据转换器、第二级主锁存器以及第三级从锁存器，其特征在于，所述第一级数据转换器将基于延时的双轨预充逻辑信号转换为基于灵敏放大器的逻辑信号，所述第二级主锁存器对所述于灵敏放大器的逻辑信号的延时信号进行采集并锁存；所述第三级从锁存器对所述第二级主锁存器的输出信号的延时信号进行采集并锁存；所述第一级数据转换器包括第一、第二、第三、第四PMOS晶体管，第一、第二、第三、第四、第五NMOS晶体管以及第一、第二反相器；所述第一PMOS晶体管的源极、第二PMOS晶体管的源极、第三PMOS晶体管的源极、第四PMOS晶体管的源极均连接电源，所述第一PMOS晶体管的栅极、第二PMOS晶体管的栅极均连接时钟信号，所述第三PMOS晶体管的栅极、第四PMOS晶体管的栅极分别连接所述第四NMOS晶体管的栅极、第五NMOS晶体管的栅极；所述第一PMOS晶体管的漏极、第三PMOS晶体管的漏极、第四NMOS晶体管的漏极、第一反相器的输入端均连接所述第五NMOS晶体管的栅极，所述第二PMOS晶体管的漏极、第四PMOS晶体管的漏极、第五NMOS晶体管的漏极、第二反相器的输入端均连接所述第四NMOS晶体管的栅极；所述第四NMOS晶体管的源极、第五NMOS晶体管的源极分别连接所述第二NMOS晶体管的漏极、第三NMOS晶体管的漏极；所述第二NMOS晶体管的源极、第三NMOS晶体管的源极均连接所述第一NMOS晶体管的漏极，所述第二NMOS晶体管的栅极、第三NMOS晶体管的栅极分别连接输入信号和所述输入信号的反向；所述第一NMOS晶体管栅极连接所述时钟信号，其源极接地；所述第一反相器的输出端、第二反相器的输出端分别为基于灵敏放大器的逻辑信号的反向、基于灵敏放大器的逻辑信号；其中，所述第二级主锁存器包括第五、第六、第七、第八PMOS晶体管，第六、第七、第八、第九、第十、第十一NMOS晶体管以及第三、第四反相器；所述第五PMOS晶体管的源极、第六PMOS晶体管的源极均连接电源，所述第五PMOS晶体管的栅极、第六PMOS晶体管的栅极分别连接所述基于灵敏放大器的逻辑信号的延时信号、所述基于灵敏放大器的逻辑信号的延时信号的反向；所述第五PMOS晶体管的漏极连接所述第七PMOS晶体管的源极以及所述第八NMOS晶体管的漏极；所述第八NMOS晶体管的栅极连接所述基于灵敏放大器的逻辑信号的延时信号，其源极连接所述第六NMOS晶体管的漏极；所述第七PMOS晶体管栅极连接所述时钟信号，其漏极连接所述第三反相器的信号输入端以及所述第十NMOS晶体管的漏极；所述第六NMOS晶体管的栅极、第十NMOS晶体管的栅极均连接所述时钟信号；所述第六NMOS晶体管的源极、第十NMOS晶体管的源极均接地；所述第六PMOS晶体管的漏极连接所述第八PMOS晶体管的源极以及所述第九NMOS晶体管的漏极；所述第八PMOS晶体管的栅极连接所述时钟信号，其漏极连接所述第四反相器的输入端以及所述第十一NMOS晶体管的漏极；所述第九NMOS晶体管的栅极连接所述基于灵敏放大器的逻辑信号的...

【专利技术属性】
技术研发人员：吴梅梅，贾嵩，王妍，陈彦杰，
申请(专利权)人：中国传媒大学，
类型：发明
国别省市：北京;11