一种改善GaN基LED效率下降的外延结构制造技术

本发明专利技术提出了一种改善LED效率下降的外延结构，包括衬底和依次堆叠在衬底上的GaN底层、超晶格应力释放层、多量子阱层、P型InGaN插入层、P型电子阻挡层以及P型GaN层。在多量子阱层最后一个势垒和P型电子阻挡层之间插入一层P型InGaN插入层，P型InGaN插入层的In组分从靠近多量子阱层到电子阻挡层由小到大渐变，且采用脉冲式的镁掺杂。本发明专利技术一方面可以减少电子向P端的泄露，另一方面可以增强空穴向有源区的注入。本发明专利技术可以改善GaN基LED效率下降的问题，提高大电流条件下的发光效率。

【技术实现步骤摘要】
一种改善GaN基LED效率下降的外延结构
本专利技术涉及GaN基蓝光LED制造领域，尤其涉及一种可以改善LED效率下降的外延结构。
技术介绍
发光二极管(LED，LightEmittingDiode)是一种半导体固体发光器件，其利用半导体PN结作为发光材料，可以直接将电转换为光。GaN(氮化镓)基高亮度发光二极管是目前光电子领域和产业的前沿和热点。当前InGaN(氮化铟镓)、GaN基LED的发光效率已经有了显著地改善，但对于大功率GaN基LED来说，存在着严重的量子效率下降(efficiencydroop)问题，即在大电流注入的情况下，LED的内量子效率会迅速下降。前人提出了很多机制去解释这种现象，包括极化电场、电子泄露，有源区载流子分布不均匀、俄歇非辐射复合等。从之前的研究来看，空穴注入效率不高，且电子向P端泄露是造成大电流下量子效率下降的可能原因之一。针对电子阻挡不够的问题，有研究者提出了电子阻挡层(ElectronBlockingLayer，EBL)。然而，由于异质结之间极化电场的存在，电子阻挡层会向下倾斜，在大电流注入条件下，传统的电子阻挡层仍然不足以阻挡电子向P端的泄露，同时传统电子阻挡层大的禁带宽度也阻碍了空穴向多量子阱层的注入。
技术实现思路
本专利技术的目的在于提供一种改善GaN基LED效率下降的外延结构，在大电流驱动条件下，一方面能够进一步阻挡大量电子向P端泄露，另一方面也增加了空穴向多量子阱层的注入，因而可以提高GaN基LED在大电流条件下的发光效率。为了实现上述目的，本专利技术提出了一种改善GaN基LED效率下降的外延结构，所述结构包括衬底和依次堆叠在衬底上的GaN底层、超晶格应力释放层、多量子阱层、P型InGaN插入层、P型电子阻挡层以及P型GaN层。进一步的，所述P型InGaN插入层为脉冲式Mg掺杂，In的组分从0％至7％渐变；所述P型InGaN插入层的厚度为3nm～12nm，Mg掺杂浓度范围是1e18cm-3～1e19cm-3。进一步的，所述电子阻挡层为pAlGaN、或者由pAlGaN/pGaN组成的超晶格结构，所述电子阻挡层的厚度为30～80nm。进一步的，所述P型GaN层中镁的掺杂浓度范围是1e19cm-3～6e20cm-3，所述P型GaN层的厚度为30nm～50nm。与现有技术相比，本专利技术的有益效果主要体现在：在多量子阱层和P型电子阻挡层之间形成P型InGaN插入层，由于P型InGaN插入层中铟组分渐变，所以能够改善GaN势垒与插入层之间的晶格失配引起的极化电场，此外，跟传统电子阻挡层相比，铟镓氮具有比较小的禁带宽度；因而能够增加空穴注入效率，阻止电子向P端泄露，提高GaN基LED在大电流条件下的发光效率。附图说明图1为本专利技术一实施例中改善GaN基LED效率下降的外延结构的剖面结构示意图；图2为本专利技术一实施例中改善GaN基LED效率下降的外延结构的制作流程图；图3至图6为本专利技术一实施例中可以改善GaN基LED效率下降的外延结构制造过程中的剖面示意图。具体实施方式下面将结合示意图对本专利技术的改善GaN基LED效率下降的外延结构进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。在下列段落中参照附图以举例方式更具体地描述本专利技术。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。正如
技术介绍
所提及的，在大电流注入下，有源区存在大量的电子，因而将会有过量的电子泄露到P端；同时，由于空穴的有效质量比较大，导致它向有源区的注入不是很均匀，主要集中在靠近P端的势阱中。请参考图1，在针对上述问题，本实施例提出了一种改善GaN基LED效率下降的外延结构，所述结构包括衬底10和依次堆叠在衬底上的GaN底层、超晶格应力释放层40、多量子阱层50、P型InGaN插入层70、P型电子阻挡层70以及P型GaN层80。其中，P型InGaN插入层70为脉冲式Mg掺杂(DeltaMg掺杂)，其中In的组分从0％至7％渐变；P型InGaN插入层70的厚度为3nm～12nm，例如是8nm，Mg掺杂浓度范围是1e18cm-3～1e19cm-3。采用delta式的Mg掺杂可以提高P型InGaN插入层70镁的活化率，同时也可以减少镁向多量子阱层50最后一个势垒(Lastbarrier)中的扩散，使其在小电流时性能也不会恶化。如果外延结构用来制作小电流下的芯片，可以不在P型InGaN插入层70中掺杂镁。P型InGaN插入层70与多量子阱层50相接触的一面中铟的组分为0，P型InGaN插入层70与后续形成的电子阻挡层相接触的一面中铟的组分为7％，P型InGaN插入层70中铟的组分由0至7％渐变。由于P型InGaN插入层70中铟组分渐变减小能够改善lastbarrier与P型InGaN插入层70之间的晶格失配引起的极化电场，此外由于氮化铟镓具有比较小的禁带宽度一方面增大了对电子向P端泄露的势垒高度，另一方面又减小了空穴向N底层注入的势垒高度，因而能够增加空穴注入效率，阻止电子向P端泄露，提高发光效率。本实施例仅通过一层P型InGaN插入层70即可改善大电流下效率不高的现象，具有操作简单，易于实现等优点。请参考图2，本实施例提出了一种可以改善GaN基LED效率下降的外延结构的制造方法，包括步骤：S100：提供衬底10，在衬底上形成GaN缓冲层20，GaN缓冲层20生长厚度约为15nm～50nm，如图3所示；S200：在GaN缓冲层20上依次形成非掺杂氮化镓层30和n型硅掺杂氮化镓层40；非掺杂氮化镓层30和n型硅掺杂氮化镓层40的总厚度范围为1.5～4.5um，例如是3um。S300：在n型硅掺杂氮化镓层40上形成超晶格应力释放层50，如图4所示；其中，超晶格应力释放层50为InGaN和GaN交替组成，一个的InGaN和GaN为一个周期对，InGaN内In组分变化范围为0％-7％之间，超晶格应力释放层50为3～20个周期对，例如是10个周期对。S400：在超晶格应力释放层50上形成多量子阱层60，如图5所示；多量子阱层60由势阱和势垒交替组成，一个势阱和势垒为一个周期对，同一周期对内，势垒形成于势阱之上，多量子阱层60包括5～18个周期对，例如是8个周期对。势阱的材质为氮化铟镓，势阱的厚度范围是2nm～5nm，势垒的材质为氮化镓，势垒的厚度范围为6nm～14nm；多量子阱层6中除了最后一个势垒外其他势垒均进行n型硅掺杂，掺杂范围为1e17cm-3～2e18cm-3。S500：在多量子阱层60上形成P型InGaN插入本文档来自技高网...

【技术保护点】
一种改善GaN基LED效率下降的外延结构，所述结构包括衬底和依次堆叠在衬底上的GaN底层、超晶格应力释放层、多量子阱层、P型InGaN插入层、P型电子阻挡层以及P型GaN层。

【技术特征摘要】
1.一种改善GaN基LED效率下降的外延结构，所述结构包括衬底和依次堆叠在衬底上的GaN底层、超晶格应力释放层、多量子阱层、P型InGaN插入层、P型电子阻挡层以及P型GaN层，所述P型InGaN插入层为脉冲式Mg掺杂，In的组分从0％至7％渐变；所述P型InGaN插入层的厚度为3nm～12nm，Mg掺杂浓度范围是1e18cm-3～1e19cm-3。2.如权利...

【专利技术属性】
技术研发人员：琚晶，马后永，李起鸣，徐慧文，孙传平，
申请(专利权)人：映瑞光电科技上海有限公司，
类型：发明
国别省市：上海;31