64路低速高精度模拟采集实现方法技术

64路低速高精度模拟采集实现方法，属于测试控制领域，本发明专利技术为解决现有的数据采集卡采集接口往往比较少，且采集精度不高的问题。本发明专利技术方法采用运放电路、AD转换芯片、FPGA和8片多路选择器来实现，8片多路选择器的输入端共同通过运放电路接入64路模拟数据，每片多路选择器的8路数据输出端均与AD转换芯片的8路数据输入端相连，AD转换芯片的数据及控制信号输出端FPGA的数据及控制信号输入端相连，每片多路选择器的选通信号输入端分别与FPGA的一个选通信号输出端相连；所述64路低速高精度模拟采集实现方法由FPGA进行逻辑控制。

【技术实现步骤摘要】
64路低速高精度模拟采集实现方法
本专利技术涉及一种多路采集方法，属于测试控制领域。
技术介绍
在航天设备测试中，测试设备需要对不同型号和功能的被测设备输出多路模拟信号进行高精度采集，如压力的、温度的、流量的、声音的、电参数的等等，现有的数据采集卡采集接口往往比较少，且采集精度不高。
技术实现思路
本专利技术目的是为了解决现有的数据采集卡采集接口往往比较少，且采集精度不高的问题，提供了一种64路低速高精度模拟采集实现方法。本专利技术所述64路低速高精度模拟采集实现方法，该方法采用运放电路、AD转换芯片、FPGA和8片多路选择器来实现，8片多路选择器的输入端共同通过运放电路接入64路模拟数据，每片多路选择器的8路数据输出端均与AD转换芯片的8路数据输入端相连，AD转换芯片的数据及控制信号输出端FPGA的数据及控制信号输入端相连，每片多路选择器的选通信号输入端分别与FPGA的一个选通信号输出端相连；所述64路低速高精度模拟采集实现方法由FPGA进行逻辑控制，在进行逻辑初始化后，FPGA逻辑控制的具体过程为：状态1：当前被选通的多路选择器是否切换完毕，若切换完毕，则转入状态2；若未切换完毕，则继续状态1；状态2：发送AD转换开始指令，并维持一个时钟周期高电平，然后转入状态3状态3：判断AD转换芯片的模数转换是否完毕，若转换完毕，转入状态；若未转换完毕，继续状态3；状态4：FPGA依次读取AD转换芯片的8个通道采集的数据，将采集的数据依次写入FPGA内置的16位128个字节的RAM中；完成读取一片多路选择器传输的数据后，转入状态5；状态5：判断是否需要对多路选择器进行通道切换，若需要进行通道切换，则将RAM内存储地址递增，并控制选通下一片多路选择器，进行通道切换，然后转入状态1。本专利技术的优点：本专利技术适用于不同的测试领域中，能够提供高精度多通道模拟采集，同时可根据实际测试调整参数满足不同的测试需求，控制逻辑具备可移植性。实现64路模拟量的采集；采集精度达到16位。本专利技术的功能电路及配置逻辑适用于不同的总线接口。附图说明图1是本专利技术所述64路低速高精度模拟采集实现方法涉及的硬件原理图；图2是逻辑控制状态图；图3是本专利技术所述64路低速高精度模拟采集实现方法的流程图。具体实施方式具体实施方式一：下面结合图1至图3说明本实施方式，本实施方式所述64路低速高精度模拟采集实现方法，该方法采用运放电路1、AD转换芯片3、FPGA4和8片多路选择器2来实现，8片多路选择器2的输入端共同通过运放电路1接入64路模拟数据，每片多路选择器2的8路数据输出端均与AD转换芯片3的8路数据输入端相连，AD转换芯片3的数据及控制信号输出端FPGA4的数据及控制信号输入端相连，每片多路选择器2的选通信号输入端分别与FPGA4的一个选通信号输出端相连；所述64路低速高精度模拟采集实现方法由FPGA4进行逻辑控制，在进行逻辑初始化后，FPGA4逻辑控制的具体过程为：状态1：当前被选通的多路选择器2是否切换完毕，若切换完毕，则转入状态2；若未切换完毕，则继续状态1；状态2：发送AD转换开始指令，并维持一个时钟周期高电平，然后转入状态3状态3：判断AD转换芯片3的模数转换是否完毕，若转换完毕，转入状态4；若未转换完毕，继续状态3；状态4：FPGA4依次读取AD转换芯片3的8个通道采集的数据，将采集的数据依次写入FPGA4内置的16位128个字节的RAM中；完成读取一片多路选择器2传输的数据后，转入状态5；状态5：判断是否需要对多路选择器2进行通道切换，若需要进行通道切换，则将RAM内存储地址递增，并控制选通下一片多路选择器2，进行通道切换，然后转入状态1。AD转换芯片3和8片多路选择器2的触发器时钟连接在一个共同的时钟信号上，状态改变发生在时钟跳变沿时刻。本方法基于FPGA作为主控制器，采用Verilog语言进行编程，适用于不同的总线接口。硬件原理如图1所示。多路选择器2采用型号为MAX308的多路选择器。AD转换芯片3采用型号为AD7606的AD转换芯片。采用AD7606作为信号采集的ADC。AD7606为16位8通道同步采样模数数据采集系统(DAS)。各器件均内置模拟输入钳位保护、二阶抗混叠滤波器、跟踪保持放大器、16位电荷再分配逐次逼近型模数转换器(ADC)、灵活的数字滤波器、2.5V基准电压源、基准电压缓冲以及高速串行和并行接口。AD7606采用5V电源供电，可以处理±10V和±5V真双极性输入信号，同时输入钳位保护电路可以耐受最高达到±16.5V的电压。无论以何种采样频率工作，AD7606的模拟输入阻抗均为1MΩ。它采用单电源工作方式，具有片内滤波和高输入阻抗，因此无需驱动运算放大器和外部双极性电源。电路中采用的电压跟随器由AD8677构成，该运放性能与常见的OP07运放类似，各项指标优于OP07。为了实现64路模拟量的采集，采用8片MAX308和1片AD7606设计模拟采集电路，将模数转换芯片AD7606每个输入通道进行了×8扩展，可以实现对1～64路模拟量的采集，采样率约为25kSPS。MAX308是美国Maxim公司生产的一款高精密度、8通道的模拟多路复用器芯片，它的导通电阻小于100Ω，各通道间的导通电阻差值小于5Ω，通道切换时间小于250ns，功耗小于300μw，单相供电5～30V，双相供电±5～±20V。该模拟量采集电路，可以方便实现1～64低频量的采集，具有非常好的灵活性、通用性和移植性。在实际应用中，当采集通道数不同时，FPGA的控制逻辑只需更改其中的MAX308的地址参数设置即可。为了满足不同设备测试需求，AD7606和MAX308控制逻辑采用状态机结构，所有的触发器时钟都连接在一个共同的时钟信号上，状态的是否改变只能发生在时钟的跳变延时刻。该控制逻辑由5个有限的状态机组成，状态图如图2所示，流程图如图3所示。具体实施方式二：本实施方式对实施方式一作进一步说明，逻辑初始化由上位机设置FPGA4的程序参数channel_count来完成，实现选通多路选择器2的片数、RAM的存储地址空间及采样率的初始化：channel_count＝1时，选通多路选择器2的片数为1，RAM的存储地址空间为1h～8h，采样率为200kSPS；channel_count＝2时，选通多路选择器2的片数为2，RAM的存储地址空间为1h～16h，采样率为100kSPS；channel_count＝3时，选通多路选择器2的片数为3，RAM的存储地址空间为1h～24h，采样率为66kSPS；channel_count＝4时，选通多路选择器2的片数为4，RAM的存储地址空间为1h～32h，采样率为50kSPS；channel_count＝5时，选通多路选择器2的片数为5，RAM的存储地址空间为1h～40h，采样率为40kSPS；channel_count＝6时，选通多路选择器2的片数为6，RAM的存储地址空间为1h～48h，采样率为33kSPS；channel_count＝7时，选通多路选择器2的片数为7，RAM的存储地址空间为1h～56h，采样率为28kSPS；channel_count＝8时，选通多路选择器2的片数为8，RAM的存储地址空间为本文档来自技高网...

【技术保护点】
64路低速高精度模拟采集实现方法，其特征在于，该方法采用运放电路(1)、AD转换芯片(3)、FPGA(4)和8片多路选择器(2)来实现，8片多路选择器(2)的输入端共同通过运放电路(1)接入64路模拟数据，每片多路选择器(2)的8路数据输出端均与AD转换芯片(3)的8路数据输入端相连，AD转换芯片(3)的数据及控制信号输出端FPGA(4)的数据及控制信号输入端相连，每片多路选择器(2)的选通信号输入端分别与FPGA(4)的一个选通信号输出端相连；所述64路低速高精度模拟采集实现方法由FPGA(4)进行逻辑控制，在进行逻辑初始化后，FPGA(4)逻辑控制的具体过程为：状态1：当前被选通的多路选择器(2)是否切换完毕，若切换完毕，则转入状态2；若未切换完毕，则继续状态1；状态2：发送AD转换开始指令，并维持一个时钟周期高电平，然后转入状态3状态3：判断AD转换芯片(3)的模数转换是否完毕，若转换完毕，转入状态4；若未转换完毕，继续状态3；状态4：FPGA(4)依次读取AD转换芯片(3)的8个通道采集的数据，将采集的数据依次写入FPGA(4)内置的16位128个字节的RAM中；完成读取一片多路选择器(2)传输的数据后，转入状态5；状态5：判断是否需要对多路选择器(2)进行通道切换，若需要进行通道切换，则将RAM内存储地址递增，并控制选通下一片多路选择器(2)，进行通道切换，然后转入状态1。...

【技术特征摘要】
1.64路低速高精度模拟采集实现方法，其特征在于，该方法采用运放电路(1)、AD转换芯片(3)、FPGA(4)和8片多路选择器(2)来实现，8片多路选择器(2)的输入端共同通过运放电路(1)接入64路模拟数据，每片多路选择器(2)的8路数据输出端均与AD转换芯片(3)的8路数据输入端相连，AD转换芯片(3)的数据及控制信号输出端FPGA(4)的数据及控制信号输入端相连，每片多路选择器(2)的选通信号输入端分别与FPGA(4)的一个选通信号输出端相连；所述64路低速高精度模拟采集实现方法由FPGA(4)进行逻辑控制，在进行逻辑初始化后，FPGA(4)逻辑控制的具体过程为：状态1：当前被选通的多路选择器(2)是否切换完毕，若切换完毕，则转入状态2；若未切换完毕，则继续状态1；状态2：发送AD转换开始指令，并维持一个时钟周期高电平，然后转入状态3；状态3：判断AD转换芯片(3)的模数转换是否完毕，若转换完毕，转入状态4；若未转换完毕，继续状态3；状态4：FPGA(4)依次读取AD转换芯片(3)的8个通道采集的数据，将采集的数据依次写入FPGA(4)内置的16位128个字节的RAM中；完成读取一片多路选择器(2)传输的数据后，转入状态5；状态5：判断是否需要对多路选择器(2)进行通道切换，若需要进行通道切换，则将RAM内存储地址递增，并控制选通下一片多路选择器(2)，进行通道切换，然后转入状态1；逻辑初始化由上位机设置FPGA(4)的程序参数channel_count来完成，实现选通多路选择器(2)的片数、RAM的存储地址空间及采样率的初始化：channel_count＝1时...

【专利技术属性】
技术研发人员：王志伟，周建宝，陈晓雪，迟政奇，
申请(专利权)人：哈尔滨诺信科技有限公司，
类型：发明
国别省市：黑龙江;23