浮点舍入处理器、方法、系统和指令技术方案

一方面，方法包括接收浮点舍入指令。浮点舍入指令指示一个或多个浮点数据元素的源，指示小数点之后一个或多个浮点数据元素中的每一个被舍入至的分数位的数量，并且指示目的地存储位置。响应于浮点舍入指令，结果被存储在目的地存储位置中。结果包括一个或多个经舍入的结果浮点数据元素。一个或多个经舍入的结果浮点数据元素中的每一个包括源中相应的位置中已经被舍入到所指示数量的分数位的浮点数据元素中的一个。公开了其它方法、装置、系统和指令。

【技术实现步骤摘要】
【国外来华专利技术】浮点舍入处理器、方法、系统和指令背景
实施例涉及处理器。具体地，实施例涉及响应于浮点舍入指令对浮点数进行舍入的处理器。背景信息浮点数通常用于处理器、计算机系统和其它电子设备。浮点数的一个优点是它们允许按相对紧凑的数值格式和/或位数表示宽范围的数值。现有技术中已知若干不同的浮点格式。浮点格式通常将用于表示浮点数的位分摊成若干组成(constituent)字段，称为浮点数的符号、有效位和指数。在本领域中已知用于处理浮点数的各种指令。例如，已知用于在浮点和整数格式之间转换的指令作为另一个示例，已知用于将标量或打包单精度或双精度浮点数据元素分别舍入为单精度或双精度浮点格式的整数的指令。【附图说明】可通过参考以下描述以及用于示出实施例的附图最佳地理解本专利技术。在附图中:图1是具有含一个或多个浮点舍入指令的指令集的处理器的实施例的框图。图2A-E是适当的浮点格式的实施例的框图。图3是具有操作用于执行浮点舍入指令的实施例的浮点执行单元的指令处理装置的实施例的框图。图4是处理浮点舍入指令的实施例的方法的实施例的流程框图。图5是用于将一个或多个浮点数的一个或多个有效位数舍入成所指示数量的分数位的浮点舍入操作的实施例的框图。图6是适当的浮点源和/或结果格式的若干示例实施例的框图。图1是带数据元素广播的浮点舍入操作(a floating point rounding with dataelement broadcast operation)的实施例的框图。图8 是带掩码的浮点舍入操作(a floating point rounding with maskingoperation)的实施例的框图。图9是一组合适的打包数据操作掩码寄存器的实施例的框图。图10是浮点舍入指令格式的实施例的框图。图11是适当的立即数的特定示例实施例的框图。图12是一组合适的打包数据寄存器的实施例的框图。图13是包括机器可读存储介质的制品的框图。图14A是示出根据本专利技术的实施例的通用矢量友好指令格式及其A类指令模板的框图。图14B是示出根据本专利技术的实施例的通用矢量友好指令格式及其B类指令模板的框图。图15是示出根据本专利技术的实施例的示例性专用矢量友好指令格式的框图。图15B是示出根据本专利技术的实施例的构成完整操作码字段的具有专用矢量友好指令格式的字段的框图。图15C是示出根据本专利技术的实施例的构成寄存器索引字段的具有专用矢量友好指令格式的字段的框图。图1?是示出根据本专利技术的一个实施例的构成扩充(augmentation)操作字段的具有专用矢量友好指令格式的字段的框图。图16是根据本专利技术的一个实施例的寄存器架构的框图。图17A是示出根据本专利技术的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图17B示出处理器核，该处理器核包括耦合到执行引擎单元的前端单元，并且两者耦合到存储器单元。图18A是根据本专利技术实施例的单处理器核连同其到管芯上互连网络的连接以及其2级(L2)高速缓存的本地子集的框图。图18B是根据本专利技术的实施例的图18A中的处理器核的一部分的展开图。图19是根据本专利技术实施例可具有一个以上的核、可具有集成存储器控制器以及可具有集成图形器件的处理器的框图。图20所示为根据本专利技术的一个实施例的系统的框图。图21所示为根据本专利技术的实施例的第一更具体示例性系统的框图。图22示出根据本专利技术的实施例的第二更具体的示例性系统的框图。图23示出根据本专利技术的实施例的SoC的框图。图24是根据本专利技术的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。【具体实施方式】本文中公开的是浮点舍入指令，用于执行该浮点舍入指令的处理器，在处理或执行浮点舍入指令时处理器执行的方法，以及合并一个或多个处理器以处理或执行该浮点舍入指令的系统。本文中公开的各种处理器和系统是合适的。在以下描述中，阐述多个特定细节(例如，特定处理器配置、操作序列、指令格式、浮点格式、微架构细节等)。然而，在没有这些具体细节的情况下，可实践实施例。在其他实例中，在细节方面未示出公知电路、结构和技术，以避免混淆对该描述的理解。图1是具有含一个或多个浮点舍入指令103的指令集102的处理器100的实施例的框图。该处理器可以是各种复杂指令集计算(CISC)处理器、各种精简指令集计算(RISC)处理器、各种超长指令字(VLIW)处理器、其各种混合、或完全其他类型的处理器中的任何处理器。在一些实施例中，处理器可以是通用处理器(例如，具有在台式、膝上型等计算机中使用的类型的通用微处理器)。替换地，处理器可以是专用处理器。合适的专用处理器的示例包括但不限于，网络处理器、通信处理器、加密处理器、图形处理器、协处理器、嵌入式处理器、数字信号处理器(DSP)、浮点协处理器以及控制器(例如，微控制器)，仅列举数例。处理器具有指令集架构(ISA) 101。ISA表示处理器的架构中涉及编程的那部分。ISA通常包括原生指令、架构寄存器、数据类型、寻址模式、存储器架构、中断和异常处理以及处理器的外部输入和输出(I/O)。ISA与微架构不同，微架构通常表示选择用于实现ISA的特定处理器设计技术。带有不同的微架构的处理器可以共享共同的ISA。ISA包括处理器支持的指令集102。指令集的这些指令表示宏指令(例如，提供给处理器以供执行的指令)，与微指令或微操作(例如，处理器的解码器解码宏指令得到的微指令或微操作)不同。指令集包括一个或多个浮点舍入指令103。在一些实施例中，浮点舍入指令操作用于导致处理器将浮点数的有效位数(significand)舍入到所指示数量的分数位。以下进一步公开浮点舍入指令的各不同实施例。处理器还包括浮点执行逻辑108，该逻辑操作用于执行或处理浮点舍入指令103。ISA还包括架构可视寄存器(例如，架构寄存器组)104。架构寄存器通常表示管芯上的处理器存储位置。架构寄存器此处也可以被简称为寄存器。短语架构寄存器、寄存器组、以及寄存器在本申请中用于表示对软件和/或编程者可见(例如，软件可见的)的寄存器和/或由通用宏指令指定用来标识操作数的寄存器，除非另外指定或清楚地明显可知。这些寄存器与给定微架构中的其他非架构的或非在架构上可见的寄存器(例如，指令所使用的临时寄存器，重新排序缓冲器，退役寄存器等等)不同。所示出的架构寄存器包括打包数据寄存器105。每个打包数据寄存器可操作用于存储打包数据、矢量数据或者SIMD数据。在一些实施例中，打包数据寄存器可用于存储与浮点舍入指令103相关联的打包浮点数据。在一些实施例中，打包数据寄存器可用于存储与浮点舍入指令相关联的标量浮点数据。在一些实施例中，打包数据寄存器还可任选地能够存储整数，但这不是必须的。或者，架构寄存器可包括单独标量浮点寄存器的集合，用以分别存储用于浮点舍入指令的标量浮点数据。在一些实施例中，寄存器可任选地包括掩码寄存器106,然而这不是必须的。掩码寄存器可存储打包数据操作掩码，以对打包数据操作(例如与浮点舍入指令相关联的打包数据浮点舍入操作)进行掩码或断言。以下进一步讨论掩码寄存器和掩码操作。寄存器还包括控制和/或状态寄存器107。在一些方面，控制和/或状态寄存器中的一个或多个可包括本文档来自技高网...

【技术保护点】
一种方法，包括：接收浮点舍入指令，所述浮点舍入指令指示一个或多个浮点数据元素的源，指示小数点之后一个或多个浮点数据元素中的每一个将被舍入至的分数位的数量，并且指示目的地存储位置；以及响应于浮点舍入指令将结果存储在目的地存储位置，所述结果包括一个或多个经舍入的结果浮点数据元素，每个经舍入的结果浮点数据元素包括源中在相应位置中已经被舍入到所指示数量的分数位的浮点数据元素之一。

【技术特征摘要】
【国外来华专利技术】1.一种方法，包括: 接收浮点舍入指令，所述浮点舍入指令指示一个或多个浮点数据元素的源，指示小数点之后一个或多个浮点数据元素中的每一个将被舍入至的分数位的数量，并且指示目的地存储位置；以及 响应于浮点舍入指令将结果存储在目的地存储位置，所述结果包括一个或多个经舍入的结果浮点数据元素，每个经舍入的结果浮点数据元素包括源中在相应位置中已经被舍入到所指示数量的分数位的浮点数据元素之一。2.如权利要求1所述的方法，其特征在于，接收浮点舍入指令包括接收明确指定分数位的数量的浮点舍入指令。3.如权利要求2所述的方法，其特征在于，接收浮点舍入指令包括接收具有立即数的浮点舍入指令，所述立即数包括用以明确指定分数位的数量的多个位。4.如权利要求3所述的方法，其特征在于，所述立即数的位[7:4]指定分数位的数量。5.如权利要求1所述的方法，其特征在于，接收包括接收指示单个浮点数据元素的源的浮点舍入指令，且其中存储包括存储结果打包数据，所述结果打包数据包括多个经舍入的结果浮点数据元素，每个经舍入的结果浮点数据元素包括源中已经被舍入到所指示数量的分数位的单个浮点数据元素。6.如权利要求1所述的方法，其特征在于，接收包括接收指示打包数据操作掩码的浮点舍入指令，并且其中存储所述结果包括根据打包数据操作掩码将一个或多个经舍入的结果浮点数据元素条件存储在结果中。7.如权利要求1所述的方法，其特征在于，接收包括接收指示源的浮点舍入指令，所述源包括以下之一:(I)至少八个双精度浮点数据元素；以及(2)至少十六个单精度浮点数据元素。8.如权利要求1所述的方法，其特征在于，接收包括接收指示多个打包浮点数据元素的源的浮点舍入指令，且其中存储包括存储结果，所述结果包括相应多个打包经舍入的结果浮点数据元素，每个打包经舍入的结果浮点数据元素包括源中在相应位置中已经被舍入到所指示数量的分数位的打包浮点数据元素之一。9.如权利要求1所述的方法，其特征在于，接收包括接收指示单个标量浮点数据元素的源的浮点舍入指令，且其中存储包括存储结果，所述结果包括单个相应的经舍入的结果浮点数据元素，所述单个相应的经舍入的结果浮点数据元素包括源中被舍入到所指示数量的分数位的单个标量浮点数据元素。10.一种装置，包括: 多个寄存器；以及 与多个寄存器耦合的浮点执行单元，所述浮点执行单元操作成响应于浮点舍入指令将结果存储在目的地存储位置中，所述浮点舍入指令指示一个或多个浮点数据元素的源，指示小数点之后所述源的一个或多个浮点数据元素中的每一个将被舍入至的分数位的数量，并且指示目的地 存储位置，所述结果包括一个或多个经舍入的浮点数据元素，每个经舍入的浮点数据元素包括源中在相应位置中已经被舍入到所述浮点舍入指令指示的数量的分数位的浮点数据元素之一。11.如权利要求10所述的装置，其特征在于，所述浮点舍入指令明确指定分数位的数量。12.如权利要求10所述的装置，其特征在于，所述浮点舍入指令包括立即数，所述立即数包括用以明确指定分数位的数量的多个位。13.如权利要求11所述的装置，其...

【专利技术属性】
技术研发人员：J·C·三额詹，C·S·安德森，R·凡伦天，B·L·托尔，A·格雷德斯廷，S·卢巴诺维奇，B·艾坦，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US