用于时钟选通的机制制造技术

本文描述了用于时钟选通的机制。时钟生成电路通过集成电路封装内的时钟信号分布网络提供时钟信号。时钟信号分布网络内的选通元件禁用到时钟信号分布网络的一个或更多个部分的时钟信号。当时钟信号被禁用时，数字锁定环路(DLL)保持设置而不跟踪。

【技术实现步骤摘要】
【国外来华专利技术】用于时钟选通的机制
本专利技术的实施例涉及用于管理时钟信号的分布的技术。更具体地说，本专利技术的实施例涉及用于通过多组件封装(MCP)内的接口选择性地禁用时钟信号的分布的技术。
技术介绍
逻辑电路通常并不是始终处活动的。降低功耗的一种方案是停用或者减慢或以其它方式更改未在使用中的逻辑电路的操作状态以降低功耗。为实现降低功耗目的，各种技术已被开发以控制操作状态。【附图说明】在附图中，本专利技术的实施例以示例方式而不是限制方式示出，图中，相似的标号表示类似的元件。图1是在至少两个芯片之间具有封装上输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。图2是具有可选择性地禁用的分布式时钟信号的接口的一个实施例的框图。图3是具有可选择性地禁用的分布式时钟信号的接口的一个实施例的框图。图4是利用有效时钟信号的一实施例的示例时序图。图5是电子系统的一个实施例的框图。图6是数据传送的示例时序图。图7是具有合并脉冲的数据传送的示例时序图。【具体实施方式】在下面的描述中，陈述了许多特定细节。然而，实现本专利技术的实施例可无需这些特定的细节。在其它情况下，公知的电路、结构和技术未详细示出以免混淆对此描述的理解。本文中所述是通过在具有极低功率、面积和等待时间的多芯片封装(MCP)中的芯片之间提供极高带宽I/o来解决常规I/O接口的问题的封装上I/O (OPIO)接口。与常规I/O相比，OPIO例如可用于以每带宽效率每比特和面积更低能量级将处理器互连到MCP中的存储器(SRAM/DRAM/其它存储器)、另一过程、芯片集、图形处理器或任何其它芯片。本文中所述接口的各种实施例包括一个或更多个以下组件:(I)在具有相对小的管芯到管芯间隙的MCP中的IC芯片之间的单端高速I/O接口(例如，CMOS接口)；⑵无端接或极弱端接并且无均衡的阻抗调谐的传送器(例如，CMOS传送器)和接收器；(3)用于具有长度匹配的路由选择以最小化或消除每引脚抗扭斜的信号集群的转发的时钟信号；和/或(4)降低的静电放电(ESD)保护以提供更低的垫(pad)电容和更高的数据率。MCP中的紧密芯片组装允许非常短的长度匹配的I/O迹线，这又允许本文中描述的OPIO体系结构使用简化的单端I/O和计时电路在高带宽运行以降低功率、面积和等待时间。在一个实施例中，具有最小凸起间距的高速单端I/o降低了用于要求的带宽的凸起限制硅面积。在一个实施例中，无或弱接收器端接和无均衡的CMOS传送器和接收器的使用能够降低I/o功率。由于降低时钟功率的仔细的长度匹配的路由选择，能够实现具有每信号集群的转发的时钟和无每引脚抗扭斜的简化计时。因此，本文中所述OPIO体系结构以极低功率、面积和等待时间在芯片之间提供闻带宽。具有OPIO的MCP提供广品、过程和管芯面积灵活性而无显著的功率和面积开销。本文中的OPIO体系结构也能够扩展成具有完全ESC保护用于更低数据率的小型移动应用的紧密离散封装。多级(例如，M-PAM)信令能够在更高数据率用于抑制时钟频率。图1是在至少两个芯片之间具有封装上输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。图1的示例示出具有接口的两个芯片；然而，封装内任何数量的芯片能够使用本文中所述技术互连。封装100可以是可包含多个集成电路芯片的任何类型的封装。在图1的示例中，封装100包含芯片120和芯片140。这些芯片例如可以是处理器、存储器芯片、图形处理器坐寸ο在一个实施例中，芯片120包括OPIO传送器125和OPIO接收器130。类似地，芯片140包括OPIO传送器145和OPIO接收器150。传送器125与接收器150耦合，并且传送器145与接收器130耦合。在一个实施例中，在芯片120与芯片140之间的间隙175相对小。在一个实施例中，间隙175不到20毫米。在一个实施例中，间隙175不到10毫米。在一个实施例中，间隙175大约为3毫米。在其它实施例中，间隙175可不到3毫米。通常，间隙175越小，在芯片之间可提供的带宽越大。在一个实施例中，在传送器125与接收器150之间及在传送器145与接收器130之间的接口是单端相对高速的接口。在一个实施例中，接口是在芯片120与芯片140之间的CMOS接口。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器，并且不提供端接或均衡。在一个实施例中，传送器125和145是阻抗匹配的CMOS传送器，并且提供极弱的端接和无均衡。在一个实施例中，转发的时钟信号与信号的集群一起传送。在一个实施例中，在传送器与接收器之间提供长度匹配的路由选择。在一个实施例中，为在芯片120与140之间的接口提供最小静电放电(ESD)保护(小到70伏)。在一个实施例中，使用本文中所述技术，在0ΡΙ0带宽利用低时(例如，O到25%的峰值带宽)可降低功耗。在一些实施例中，功率降低对读等待时间无影响或者影响很小。本文中所述技术例如适用于的高带宽接口，所述高带宽接口具有与在响应代理(例如，存储器装置)的时钟域分开的请求代理(例如，处理器核)的时钟域。在一个实施例中，可选择性地禁用大部分传送全局时钟信号分布。在一个实施例中，仅为保持锁相环(PLL)反馈建立所所要求的分布网络的部分供电。在一个实施例中，PLL下游的一个或更多个元件(例如，传送本地分布、转发的时钟、接收时钟分布)禁用了时钟信号。在一个实施例中，在时钟信号输入被禁用时，保持(冻结)延迟锁定环路(DLL)设置，并且一旦时钟启用，DLL便变得可操作。本文中所述体系结构的各种实施例可包括以下元件中的一个或更多个。选通元件可包括在时钟信号分布网络中以允许禁用到各种组件的时钟信号。在一个实施例中，通过前置码和/或后置码利用选通转发的时钟信号。可冻结一个或更多个DLL (例如，保存设置，但不跟踪)，使得在禁用转发的时钟时能够保持时钟置于中心。在一个实施例中，可存在低功率模式的周期性禁用以重新锁定DLL。提供了在接收侧上识别有效时钟脉冲的技术。在一个实施例中，处理器核可提供有效信号到接口的接收侧以指示有效时钟信号。图2是具有可选择性地禁用的分布式时钟信号的接口的一个实施例的框图。在图2的示例中，时钟信号和对应的有效信号被用于数据线的每个集群。在一个实施例中，接口可以是上述OPIO接口的各种配置。在一个实施例中，处理器200作为主装置操作，并且装置250作为从装置操作。在备选实施例中，主从配置不是必需的，并且其它类型的装置(例如，除处理器或存储器之外)也可得到支持。处理器200包括操作以提供时钟信号到处理器200和装置250的锁相环(PLL) 210。时钟信号可通过时钟分布网络分布，时钟分布网络包括在处理器200与装置250之间的接口内的线路。在一个实施例中，接口包括数据(或控制)线的多个集群，每个集群具有来自PLL210的关联时钟信号。在一个实施例中，时钟分布网络包括选通电路以在整个时钟分布网络内选择地禁用时钟信号。在一个实施例中，时钟分布网络配置成具有多个级别的选通电路以选择性地禁用时钟信号。本地时钟选通指到在时钟分布树的叶的功能块的时钟信号的选通。在一个实施例中，禁用了数据路径传送器和接收器，并且除在传送数据需要时以外，对每秒浮点运算次数(flops)进行本文档来自技高网...

【技术保护点】
一种设备，包括： 时钟生成电路，用于通过时钟信号分布网络提供时钟信号； 所述时钟信号分布网络内的多个选通元件，所述选通元件用于禁用到所述时钟信号分布网络的一个或更多个部分的所述时钟信号； 数字锁定环路(DLL)，所述数字锁定环路通过定期接收所述时钟信号，在所述时钟信号被禁用时保持设置而不跟踪。

【技术特征摘要】
【国外来华专利技术】1.一种设备，包括: 时钟生成电路，用于通过时钟信号分布网络提供时钟信号； 所述时钟信号分布网络内的多个选通元件，所述选通元件用于禁用到所述时钟信号分布网络的一个或更多个部分的所述时钟信号； 数字锁定环路(DLL)，所述数字锁定环路通过定期接收所述时钟信号，在所述时钟信号被禁用时保持设置而不跟踪。2.如权利要求1所述的设备，其中对应于所述DLL定期接收所述时钟信号的时期是可配置的。3.如权利要求1所述的设备，其中所述时钟信号分布网络安装在集成电路封装内。4.如权利要求1所述的设备，其中所述选通元件提供全局级别的时钟选通。5.如权利要求1所述的设备，其中所述选通元件允许用于数据传送的时钟信号并且以其它方式选通所述时钟信号。6.如权利要求5所述的设备，其中用于所述数据传送的所述时钟信号包括前置码时钟脉冲、有效数据时钟脉冲和后置码时钟脉冲。7.如权利要求1所述的设备，其中所述时钟生成电路包括锁相环(PLL)。8.如权利要求1所述的设备，其中所述时钟信号分布网络包括至少接口连接用于携带所述时钟信号，另外其中所述接口连接是在第一管芯与第二管芯之间的接口的一部分，包括: 在所述第一管芯上的第一组单端传送电路； 在所述第二管芯上的第一组单端接收器电路，其中所述接收器电路没有端接并且没有均衡；以及 在所述第一组传送电路与所述第一组接收器电路之间的多个传导线路，其中所述多个传导线路的长度是匹配的。9.如权利要求8所述的设备，其中所述多个选通元件包括: 第一级别的选通元件，耦合以禁用到所述第一组单端传送电路的所述时钟信号；以及 第二级别的选通元件，耦合以禁用到所述第一组单端接收器电路接收的线路的集群内的一个或更多个线路的所述时钟信号。10.如权利要求9所述的设备，还包括在一个或更多个所述接收器电路内的子选通元件，用于生成选择数量的时钟脉冲以写和增大接收缓冲器。11.如权利要求9所述的设备，还包括在一个或更多个所述接收器电路内的子选通元件，用于在对应于有效数据的时钟脉冲之前生成选择数量的时钟脉冲。12.如权利要求9所述的设备，其中所述第一管芯、所述第二管芯和所述多个传导线路全部布置在单个集成电路封装内。13.如权利要求1所述的设备，还包括: 处理器核，耦合到所述时钟信号分布网络以接收所述时钟信号； 与处理器核耦合的触摸屏接口。14.一种平板计算装置，包括: 时钟生成电路，用于通过集成电路封装内的时钟信号分布网络提供时钟信号； 所述时钟信号分布网络内的多个选通元件，所述选通元件用于禁用到所述时钟信号分布网络的一个或更多个部分的所述时钟信号； 处理器核，耦合到所述时钟信号分布网络以接收所述时钟信号； 与处理器核耦合的触摸屏接口；以及 在所述时钟信号被禁用时保持设置而不跟踪的数字锁定环路(DLL)。15.如权利要求14所述的平板，其中所述时钟生成电路包括锁相环(PLL)。16.如权利要求14所述的平板，其中所述时钟信号分布网络包括至少...

【专利技术属性】
技术研发人员：RB奥斯博恩，SS库利克，E弗兰孔，TP托马斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US