高速分频器制造技术

本发明专利技术公开了一种高速分频器。该高速分频器包括：信号输入端，用于接收单相时钟信号；第一触发器，与信号输入端相连接，用于根据第一延时信号和单相时钟信号得到第一输出信号；第二触发器，与第一触发器相连接，用于根据第一延时信号和第一输出信号得到第二输出信号；第三触发器，与信号输入端相连接，用于根据第二延时信号和单相时钟信号得到中间时钟信号；第四触发器，与第三触发器相连接，用于根据中间时钟信号和第一延时信号得到第三输出信号；以及第五触发器，与第四触发器相连接，用于根据第三输出信号和第一延时信号得到第四输出信号。通过本发明专利技术，达到了增加触发器建立时间和保持时间长度的效果。

【技术实现步骤摘要】
高速分频器
本专利技术涉及分频器领域，具体而言，涉及一种高速分频器。
技术介绍
在高速时钟数据恢复电路(CDR)中，如图1所示，采样器采样高速数据，然后输出采样输出信号至时序处理环路，时序处理环路将超前滞后信号发送至插值器。为了减小采样器的设计难度，通常采用分频器将插值器的输出时钟信号(即高速同频时钟)进行分频，常见的是二分频，如果采用四相半频时钟采样输入的高频数据，那么数据采样就可以在一个半频时钟的周期内完成。这样，分频器的作用至关重要。由于现有的分频器中触发器的建立时间和保持时间较短，容易导致输出信号出错，从而无法得到相应的分频信号。针对现有技术中触发器的建立时间和保持时间较短的问题，目前尚未提出有效的解决方案。
技术实现思路
本专利技术的主要目的在于提供一种高速分频器，以解决触发器的建立时间和保持时间较短的问题。为了实现上述目的，根据本专利技术的一个方面，提供了 一种高速分频器。根据本专利技术的高速分频器包括:信号输入端，用于接收单相时钟信号，所述单相时钟信号为对向所述高速分频器输入的全频时钟信号进行分频得到的时钟信号；第一触发器，与所述信号输入端相连接，用于根据第一延时信号和所述单相时钟信号得到第一输出信号，其中，所述第一延时信号为对所述全频时钟信号进行延时得到的信号；第二触发器，与所述第一触发器相连接，用于根据所述第一延时信号和所述第一输出信号得到第二输出信号；第三触发器，与所述信号输入端相连接，用于根据第二延时信号和所述单相时钟信号得到中间时钟信号，其中，所述第二延时信号为对所述第一延时信号进行延时得到的信号；第四触发器，与所述第三触发器相连接，用于根据所述中间时钟信号和所述第一延时信号得到第三输出信号；以及第五触发器，与所述第四触发器相连接，用于根据所述第三输出信号和所述第一延时信号得到第四输出信号。进一步地，所述高速分频器还包括:第一延时器，与所述第一触发器、所述第二触发器、所述第四触发器和所述第五触发器分别相连接，用于对所述全频时钟信号进行延时得到所述第一延时信号，并输出所述第一延时信号；以及第二延时器，与所述第一延时器和所述第三触发器分别相连接，用于对所述第一延时信号进行延时得到第二延时信号，并输出所述第二延时信号。进一步地，所述第二延时信号比所述第一延时信号延时时间为t，其中，0〈t〈0.5T，所述T为所述全频时钟信号的周期。进一步地,所述t = 0.25To进一步地，第一延时器包括第一一延时器和第一二延时器，所述第一延时信号包括第一一延时信号和第一二延时信号，所述高速分频器还包括:信号转换器，用于将接收的全频时钟信号转换为第一差分信号和第二差分信号，其中，所述第一一延时器和所述第一二延时器分别与所述信号转换器相连接，所述第一一延时器用于对所述第一差分信号进行延时，得到所述第一一延时信号，所述第一二延时器用于对所述第二差分信号进行延时，得到所述第一二延时信号。进一步地，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器和所述第五触发器均为D触发器。进一步地，所述第一触发器的输入端D与所述信号输入端相连接，所述第一触发器的输入端D用于接收所述单相时钟信号，所述第一触发器的时钟输入端与所述第一一延时器的输出端相连接，所述第一触发器的时钟输入端用于接收所述第一一延时信号，所述第一触发器的输出端Q与所述第二触发器的输入端D相连接，所述第一触发器的输出端Q用于向所述第二触发器的输入端D输出所述第一输出信号；所述第二触发器的时钟输入端与所述第一一延时器的输出端相连接，所述第二触发器的时钟输入端用于接收所述第一一延时信号，所述第二触发器的输出端Q输出所述第二输出信号；所述第三触发器的输入端D与所述信号输入端相连接，所述第三触发器的输入端D用于接收所述单相时钟信号，所述第三触发器的时钟输入端与所述第二延时器的输出端相连接，所述第三触发器的时钟输入端用于接收所述第二延时信号，所述第三触发器的输出端Q与所述第四触发器的输入端D相连接，所述第三触发器的输出端Q用于向所述第四触发器的输入端D输出所述中间时钟信号；所述第四触发器的时钟输入端与所述第一二延时器的输出端相连接，所述第四触发器的时钟输入端用于接收所述第一二延时信号，所述第四触发器的输出端Q输出所述第三输出信号；以及所述第五触发器的输入端D与所述第四触发器的输出端Q相连接，所述第五触发器的输入端D用于接收所述第三输出信号，所述第五触发器的时钟输入端与所述第一二延时器的输出端相连接，所述第五触发器的时钟输入端用于接收所述第一二延时信号，所述第五触发器的输出端Q输出所述第四输出信号。进一步地，所述高速分频器还包括:第三延时器，连接在所述信号输入端与所述第一触发器的输入端D之间，用于对所述单相时钟信号进行延时；和/或第四延时器，连接在所述第一触发器的输出端Q和所述第二触发器的输入端D之间,用于对所述第一输出信号进行延时；和/或第五延时器，连接在所述信号输入端与所述第三触发器的输入端D之间，用于对所述单相时钟信号进行延时；和/或第六延时器，连接在所述第三触发器的输出端Q和所述第四触发器的输入端D之间，用于对所述中间时钟信号进行延时；和/或第七延时器，连接在所述第四触发器的输出端Q和所述第五触发器的输入端D之间，用于对第三输出信号进行延时。进一步地，所述高速分频器还包括:第六触发器，所述第六触发器的输出端Q与所述第一触发器的输入端D和所述第三触发器的输入端D相连接，所述第六触发器的时钟输入端与所述第一一延时器相连接；反相器，连接在所述第六触发器的输入端D和所述第六触发器的输出端Q之间。根据本专利技术实施例，增加第三触发器，用于根据第二延时信号和单相时钟信号得到中间时钟信号，其中，第二延时信号为对第一延时信号进行延时得到的信号，通过采用第二延时信号，使得采用的时钟信号的时间间隔增大，解决了触发器的建立时间和保持时间较短的问题，达到了增加触发器建立时间和保持时间长度的效果。【附图说明】构成本申请的一部分的附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中:图1是根据现有技术的高速时钟数据恢复电路图；图2是根据本专利技术实施例的高速分频器的示意图；图3是根据本专利技术实施例第一延时器和第二延时器的接线示意图；图4是根据本专利技术实施例的信号转化器的接线示意图；图5是根据本专利技术实施例优选的高速分频器的示意图；以及图6是根据本专利技术实施例高速分频器的信号时序图。【具体实施方式】需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本专利技术。为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。需要说明的是，本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本专利技术的本文档来自技高网...

【技术保护点】
一种高速分频器，其特征在于，包括：信号输入端，用于接收单相时钟信号，所述单相时钟信号为对向所述高速分频器输入的全频时钟信号进行分频得到的时钟信号；第一触发器，与所述信号输入端相连接，用于根据第一延时信号和所述单相时钟信号得到第一输出信号，其中，所述第一延时信号为对所述全频时钟信号进行延时得到的信号；第二触发器，与所述第一触发器相连接，用于根据所述第一延时信号和所述第一输出信号得到第二输出信号；第三触发器，与所述信号输入端相连接，用于根据第二延时信号和所述单相时钟信号得到中间时钟信号，其中，所述第二延时信号为对所述第一延时信号进行延时得到的信号；第四触发器，与所述第三触发器相连接，用于根据所述中间时钟信号和所述第一延时信号得到第三输出信号；以及第五触发器，与所述第四触发器相连接，用于根据所述第三输出信号和所述第一延时信号得到第四输出信号。

【技术特征摘要】
1.一种高速分频器，其特征在于，包括: 信号输入端，用于接收单相时钟信号，所述单相时钟信号为对向所述高速分频器输入的全频时钟信号进行分频得到的时钟信号； 第一触发器，与所述信号输入端相连接，用于根据第一延时信号和所述单相时钟信号得到第一输出信号，其中，所述第一延时信号为对所述全频时钟信号进行延时得到的信号; 第二触发器，与所述第一触发器相连接，用于根据所述第一延时信号和所述第一输出信号得到第二输出信号； 第三触发器，与所述信号输入端相连接，用于根据第二延时信号和所述单相时钟信号得到中间时钟信号，其中，所述第二延时信号为对所述第一延时信号进行延时得到的信号; 第四触发器，与所述第三触发器相连接，用于根据所述中间时钟信号和所述第一延时信号得到第三输出信号；以及 第五触发器，与所述第四触发器相连接，用于根据所述第三输出信号和所述第一延时信号得到第四输出信号。2.根据权利要求1所述的高速分频器，其特征在于，所述高速分频器还包括: 第一延时器，与所述第一触发器、所述第二触发器、所述第四触发器和所述第五触发器分别相连接，用于对所述全频时钟信号进行延时得到所述第一延时信号，并输出所述第一延时信号；以及 第二延时器，与所述第一延时器和所述第三触发器分别相连接，用于对所述第一延时信号进行延时得到第二延时信号，并输出所述第二延时信号。3.根据权利要求2所述的高速分频器，其特征在于，所述第二延时信号比所述第一延时信号延时时间为t，其中，0〈t〈0.5T，所述T为所述全频时钟信号的周期。4.根据权利要求3所述的高速分频器，其特征在于，所述t= 0.25T。5.根据权利要求2所述的高速分频器，其特征在于，第一延时器包括第一一延时器和第一二延时器，所述第一延时信号包括第延时信号和第一二延时信号，所述高速分频器还包括: 信号转换器，用于将接收的全频时钟信号转换为第一差分信号和第二差分信号， 其中，所述第一一延时器和所述第一二延时器分别与所述信号转换器相连接，所述第 延时器用于对所述第一差分信号进行延时，得到所述第延时信号，所述第一二延时器用于对所述第二差分信号进行延时，得到所述第一二延时信号。6.根据权利要求1至5任意一项所述的高速分频器，其特征在于，所述第一触发器、所述第二触发器、所述第三触发器、所述第四触发器和所述第五触发器均为D触发器。7.根据权利要求6所述的高速分频器，其特征在于， 所述第一触发器的输入端D与所述信号输入端相连接，所述第一触发器的输入端D用于接收所述单相时钟...

【专利技术属性】
技术研发人员：郑金鹏，
申请(专利权)人：硅谷数模半导体北京有限公司，硅谷数模国际有限公司，
类型：发明
国别省市：北京;11