一种同层不同阻抗控制传输线的设计方法技术

本发明专利技术公开了一种同层不同阻抗控制传输线的设计方法，根据在服务器计算主板上不同阻抗控制传输线所共同设置的Plane层的不同，对控制传输线的线宽、线距进行不同的设计，在保证低阻抗传输线设计最优的前提下，进行高阻抗传输线的优化设计；所述高阻抗传输线的优化设计是将高阻抗传输线下方的参考平面挖空，使高阻抗传输线参考其下方第二层平面，拉大高阻抗传输线与参考平面的距离。通过该传输线的设计方法，既满足了阻抗以保证信号的阻抗连续性，又减小了导体损耗优化信号完整性。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了，根据在服务器计算主板上不同阻抗控制传输线所共同设置的Plane层的不同，对控制传输线的线宽、线距进行不同的设计，在保证低阻抗传输线设计最优的前提下，进行高阻抗传输线的优化设计；所述高阻抗传输线的优化设计是将高阻抗传输线下方的参考平面挖空，使高阻抗传输线参考其下方第二层平面，拉大高阻抗传输线与参考平面的距离。通过该传输线的设计方法，既满足了阻抗以保证信号的阻抗连续性，又减小了导体损耗优化信号完整性。【专利说明】—种同层不同阻抗控制传输线的设计方法
本专利技术涉及电子领域，具体地说是。
技术介绍
随着信号的传输速度越来越快，PCIE3.0高达8Gpbs，FDR总线更是高达14Gbps，未来会向25Gbps发展，信号完整性在信号有效传输中所占的位置越来越重要。在通道互联设计中，传输线损耗的控制是设计的要点。而传输线损耗包括两部分，导体损耗和介质损耗。介质损耗同板材有关，而导体损耗与传输线截面的宽度厚度有关。宽而厚的导线横截面好于薄而窄的导体截面，有利于减小趋肤效应对导体损耗的影响。高速串行差分信号对多板互联传输链路上的各种要素提出了更高的性能要求。对信号完整性的影响因素如阻抗突变，串扰，导体损耗，材料损耗等要求更为严格，需要在每个因素上尽量做到最优，为系统设计留出更多的余量。一般P CIE、SATA, SAS、QDR、FDR等芯片间及板间互连的串行总线，分布在同一板内，阻抗控制有100欧姆，85欧姆。设计高速信号时，为使高速信号在PCB内有效传输，必须将PCB板设计为阻抗可控的单板。以电脑主板设计中非常常见的85欧姆，100欧姆同时存在于同一单板同一层面内为例，两者阻抗差距较大，阻抗控制较难实现。常规的阻抗设计，如果保证85欧姆传输线阻抗可控，线宽设计最优，会造成100欧姆传输线线宽较窄，而较窄的线宽，随着信号速率升高，电流集中于导体表面，引起导体损耗问题。这样的阻抗分布在同一层面，阻抗设计就成为比较困难的事情。如果保证85欧姆的阻抗设计，必然影响100欧姆传输线的信号完整性。如何在同一层叠内做到即控制了阻抗，又保证了传输线的信号完整性成为值得研究的问题。
技术实现思路
针对上述技术问题，既要满足阻抗以保证信号的阻抗连续性，又要减小导体损耗优化信号完整性等问题，本专利技术提出了。本专利技术所述同层不同阻抗控制传输线的设计方法，解决上述技术问题采用的技术方案如下:该传输线的设计方法，基于既要满足阻抗以保证信号的阻抗连续性，又要减小导体损耗优化信号完整性的要求，根据在服务器计算主板上不同阻抗控制传输线所共同设置的Plane层的不同，对控制传输线的线宽、线距进行不同的设计，在保证低阻抗传输线设计最优的前提下，进行高阻抗传输线的优化设计；所述高阻抗传输线的优化设计包括--人为增大高阻抗传输线与计算主板中参考平面的距离，即将高阻抗传输线下方的参考平面挖空，使高阻抗传输线参考其下方第二层平面，拉大高阻抗传输线与参考平面的距离。本专利技术所述同层不同阻抗控制传输线的设计方法具有的有益效果:通过本方明所述传输线的设计方法，能够实现同层不同阻抗的传输线在计算主板中布线的优化设计，满足了不同传输线的阻抗要求，保证了信号的阻抗连续性，同时减小了导体损耗，优化了信号的完整性。【专利附图】【附图说明】附图1为实施例1中层叠结构示意图； 附图2为该方法中85欧姆阻抗计算示意图； 附图3为该方法中100欧姆阻抗计算示意图。【具体实施方式】参照说明书附图和具体实施例，对本专利技术的同层不同阻抗控制传输线的设计方法作以下详细地说明。本专利技术所述同层不同阻抗控制传输线的设计方法，基于既要满足阻抗以保证信号的阻抗连续性，又要减小导体损耗优化信号完整性的要求，下面通过实施例来详细说明该方法的设计内容和优点。实施例1: 附图1为该实施例中计算主板的层叠结构示意图，如附图1所示，在服务器的计算主板中，Plane4(L4)为 GND 层，Plane5 (L5)为 SIGNAL 层，Plane6 (L6)为 GND 层，Plane7 (L7)为POWER、SIGNAL、GND层；其中，85欧姆、100欧姆阻抗线位于Signal5层，上下参考层面分别为Plane4、Plane6 ;如图2所示,在本实施例中,85欧姆阻抗线设计为线宽(trace width)5.5Mi1、线距(Trace Separation) 8Mil、传输线厚度(Trace Thickness) 1.3Mil, Signal5与Plane4之间距离Hl为7 Mil, Signal5与Plane6之间距离H2为5.5 Mil，这种设计保证85欧姆传输线阻抗可控，线宽设计最优； 然而，这种设计会造成100欧姆传输线线宽较窄，而较窄的线宽，随着信号速率升高，电流集中于导体表面，会引起导体损耗问题；因此，为了避免100欧姆传输线在保证阻抗的前提下，线宽过细，本实施例中，增大100欧姆传输线与参考平面的距离。但是简单的加大与参考平面的距离Hl (Signal5与Plane4之间距离)、H2 (Signal5与Plane6之间距离)，会影响85欧姆传输线阻抗；利用本专利技术所述方法，人为增大100欧姆传输线与参考平面的距离，挖空100欧姆传输线下方Plane6的铜箔,使其参考Plane7层，Substrate 2 Height由5.5Mil变为11 Mil ;采用这种设计，使用阻抗计算软件，100欧姆传输线设计满足阻抗要求，如图3所示。实施例2: 在一款刀片服务器中，计算主板内有85欧姆的PCIE3.0总线和传输速率14Gbps阻抗控制为100欧姆的FDR总线，该计算主板层叠结构为14层，布线层第三层有85欧姆、100欧姆传输线，其中85欧姆总线较多，100欧姆总线只有16对差分线。在本实施例中，将85欧姆传输线设计为线宽6Mil、线距8Mil，100欧姆传输线设计为线宽6.5Mil，线距9Mil ;同时为了保证100欧姆的阻抗设计，本实施例在100欧姆传输线下方参考平面挖空，使100欧姆传输线参考下方第二层平面，拉大H2 (Plane3与Plane4间距)的长度，增大阻抗，使其满足100欧姆的设计，又不至于减小线宽。上述【具体实施方式】仅是本专利技术的具体个案，本专利技术的专利保护范围包括但不限于上述【具体实施方式】，任何符合本专利技术的权利要求书的且任何所属
的普通技术人员对其所做的适当变化或替换，皆应落入本专利技术的专利保护范围。【权利要求】1.，基于既要满足阻抗以保证信号的阻抗连续性，又要减小导体损耗优化信号完整性的要求，其特征在于，该传输线的设计方法，根据在服务器计算主板上不同阻抗控制传输线所共同设置的Plane层的不同，对控制传输线的线宽、线距进行不同的设计，在保证低阻抗传输线设计最优的前提下，进行高阻抗传输线的优化设计；所述高阻抗传输线的优化设计包括:人为增大高阻抗传输线与计算主板中参考平面的距离，即将高阻抗传输线下方的参考平面挖空，使高阻抗传输线参考其下方第二层平面，拉大高阻抗传输线与参考平面的距离。2.根据权利要求1所述的同层不同阻抗控制传输线的设计方法，其特征在于，所述低阻抗传输线为85欧姆传输线，所述高阻抗传输线为100欧姆传输线。3.根据权利要求2本文档来自技高网...

【技术保护点】
一种同层不同阻抗控制传输线的设计方法，基于既要满足阻抗以保证信号的阻抗连续性，又要减小导体损耗优化信号完整性的要求，其特征在于, 该传输线的设计方法，根据在服务器计算主板上不同阻抗控制传输线所共同设置的Plane层的不同，对控制传输线的线宽、线距进行不同的设计，在保证低阻抗传输线设计最优的前提下，进行高阻抗传输线的优化设计；所述高阻抗传输线的优化设计包括：人为增大高阻抗传输线与计算主板中参考平面的距离，即将高阻抗传输线下方的参考平面挖空，使高阻抗传输线参考其下方第二层平面，拉大高阻抗传输线与参考平面的距离。

【技术特征摘要】

【专利技术属性】
技术研发人员：王素华，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：山东;37