带隙基准电路制造技术

一种带隙基准电路，包括带隙核心单元和输出单元。所述带隙核心单元包括第一PNP三极管、第二PNP三极管、第三PNP三极管、第四PNP三极管、第一PMOS管、第二PMOS管、运算放大器以及偏置电阻；所述输出单元包括第五PNP三极管和第三PMOS管，所述第三PNP三极管、第四PNP三极管以及第五PNP三极管的电流增益相等。本发明专利技术技术方案提供的带隙基准电路消除了三极管的电流增益对其输出的基准电压的影响，提高了所述基准电压的稳定性。

【技术实现步骤摘要】
【专利摘要】一种带隙基准电路，包括带隙核心单元和输出单元。所述带隙核心单元包括第一PNP三极管、第二PNP三极管、第三PNP三极管、第四PNP三极管、第一PMOS管、第二PMOS管、运算放大器以及偏置电阻；所述输出单元包括第五PNP三极管和第三PMOS管，所述第三PNP三极管、第四PNP三极管以及第五PNP三极管的电流增益相等。本专利技术技术方案提供的带隙基准电路消除了三极管的电流增益对其输出的基准电压的影响，提高了所述基准电压的稳定性。【专利说明】带隙基准电路
本专利技术涉及集成电路
，特别涉及一种带隙基准电路。
技术介绍
带隙基准电路具有低温度系数、低电源电压以及可与标准CMOS工艺兼容等优点，被广泛应用于数/模转换、模/数转换、存储器以及开关电源等数模混合电路系统中。带隙基准电路输出电压的稳定性以及抗噪声能力是影响各种应用系统精度的关键因素，随着应用系统精度的提高，对带隙基准电路的温度、电压和工艺的稳定性要求也越来越高。带隙基准电路的工作原理是根据硅材料的带隙电压与温度无关的特性，利用双极型晶体管的基极-发射极电压的负温度系数与不同电流密度下两个双极型晶体管基极-发射极电压的差值的正温度系数相互补偿，使输出的电压达到很低的温度漂移。图1是现有的一种带隙基准电路的电路结构示意图。参考图1，所述带隙基准电路包括带隙核心单元11和输出单元12。所述带隙核心单元11包括:第一 PMOS管Mil、第二 PMOS管Ml2、运算放大器Omp、偏置电阻Rbias、第一 PNP三极管Qll以及第二 PNP三极管Q12。所述输出单元12包括:第三PMOS管M13和第三PNP三极管Q13。电源线Vdd和电源线Vss为所述带隙基准电路提供电源电压，所述电源线Vdd提供的电源电压高于所述电源线Vss提供的电源电压。所述带隙基准电路中各器件的连接关系参考图1所示，在此不再赘述。所述第一 PMOS管Ml I和第二 PMOS管M12构成电流镜结构，提供第一电流Il和第二电流12。所述第二电流12的电流值与第一电流Il的电流值的比值可以通过调整所述第二PMOS管M12的宽长比与所述第一 PMOS管Mll的宽长比的比值进行设置。假定所述第二电流12的电流值与第一电流Il的电流值的比值为m，忽略所述第一 PNP三极管Qll和第二PNP三极管Q12的基极电流，所述第二 PNP三极管Q12的基极-发射极电压与所述第一 PNP三极管Qll的基极-发射极电压之间的电压差值Λ Vbe为:ΔVbe= (K*T/q)*ln (m)------(式 11)，其中，K为波尔兹曼常数，T为绝对温度，q为电荷量，m为所述第二电流12的电流值与第一电流Il的电流值的比值，所述电压差值AVbe具有正温度系数。根据运算放大器的虚短特性，所述运算放大器Omp的同相输入端的电压与反向输入端的电压相等，即a点的电压与b点的电压相等，因此有如下关系:Ve= Δ Vbe------(式 12)，其中，Vk为所述偏置电阻Rbias两端的电压差值。根据运算放大器的虚断特性，流过所述偏置电阻Rbias的电流与所述第一电流Il相等，因此，所述偏置电阻Rbias两端的电压差值\为: VE=il*r------(式 13)，其中，il为所述第一偏置电流Il的电流值，r为所述偏置电阻Rbias的电阻值。根据式11~式13，获得所述第一偏置电流Il的电流值:il=K*T*ln (m) / (q*r)------(式 14)。所述输出单元12中的第三PMOS管M13与所述第一 PMOS管Mll构成电流镜结构，提供第三电流13。所述第三电流13是所述第一电流Il的镜像电流，通常设置为与所述第一电流Il相等。继续参考图1，所述第三PNP三极管Q13的基极-发射极电压Vbe3即为所述带隙基准电路的输出端Vout输出的基准电压。所述基准电压的电压值为:Vo= (K*T/q)*ln (i3/Is) + (K*T/q) *ln------(式 15),其中，Vo为所述基准电压的电压值，i3为所述第三偏置电流13的电流值，Is为所述第三PNP三极管Q13的反相饱和电流的电流值，β为所述第三PNP三极管Q13的电流增益。根据式14和式15，可以获得所述基准电压。由于所述基准电压是具有正温度系数的电压与具有负温度系数的电压的叠加，因此，所述基准电压与温度无关。然而，从式15可以看出，所述基准电压的电压值Vo与所述第三PNP三极管Q13的电流增益β相关，而所述第三PNP三极管Q13的电流增益β受温度和所述第三PNP三极管Q13制造工艺的影响。因此，所述带隙基准电路产生的基准电压稳定性较低。
技术实现思路
本专利技术解决的是带隙基准电路输出电压与双极型晶体管的电流增益相关、稳定性较低的问题。为解决上述问题，本专利技术提供一种带隙基准电路，包括带隙核心单元和输出单元:所述带隙核心单元包括第一 PNP三极管、第二 PNP三极管、第三PNP三极管、第四PNP三极管、第一 PMOS管、第二 PMOS管、运算放大器以及偏置电阻；所述第一 PMOS管的栅极连接所述第二 PMOS管的栅极和所述运算放大器的输出端，所述第一 PMOS管的源极适于连接第一电源线，所述第一 PMOS管的漏极连接所述第三PNP三极管的发射极；所述第二 PMOS管的源极适于连接所述第一电源线，所述第二 PMOS管的漏极连接所述第四PNP三极管的发射极；所述第三PNP三极管的基极适于输入第一偏置电流，所述第三PNP三极管的集电极连接所述运算放大器的第一输入端和所述偏置电阻的一端；所述偏置电阻的另一端连接所述第一 PNP三极管的发射极；所述第四PNP三极管的基极适于输入第二偏置电流，所述第四PNP三极管的集电极连接所述运算放大器的第二输入端和所述第二 PNP三极管的发射极；所述第一 PNP三极管的基极、所述第一 PNP三极管的集电极、所述第二 PNP三极管的基极以及所述第二 PNP三极管的集电极均适于连接第二电源线，所述第二电源线提供的电源电压低于所述第一电源线提供的电源电压；所述输出单元包括第五PNP三极管和第三PMOS管，所述第三PNP三极管、第四PNP三极管以及第五PNP三极管的电流增益相等； 所述第三PMOS管的栅极连接所述第一 PMOS管的栅极，所述第三PMOS管的源极适于连接所述第一电源线，所述第三PMOS管的漏极连接所述第五PNP三极管的发射极并适于输出基准电压；所述第五PNP三极管的基极和所述第五PNP三极管的集电极均适于连接所述第二电源线。可选的，所述第一 PMOS管的宽长比与所述第二 PMOS管的宽长比相等。可选的，所述第三PMOS管的宽长比与所述第一 PMOS管的宽长比相等。可选的，所述带隙基准电路还包括:适于提供所述第一偏置电流的第一偏置电流提供单元和适于提供所述第二偏置电流的第二偏置电流提供单元。可选的，所述第一偏置电流提供单元包括第四PMOS管和第六PNP三极管；所述第四PMOS管的栅极连接所述第一 PMOS管的栅极，所述第四PMOS管的源极适于连接所述第一电源线，所述第四PMOS管的漏极连接所述第六PNP三极管的发射极并适于输出所述第一偏置电流；所述第六PNP三极管的基极和所述第六PNP三极管的集电极均适于连本文档来自技高网...

【技术保护点】
一种带隙基准电路，其特征在于，包括带隙核心单元和输出单元：所述带隙核心单元包括第一PNP三极管、第二PNP三极管、第三PNP三极管、第四PNP三极管、第一PMOS管、第二PMOS管、运算放大器以及偏置电阻；所述第一PMOS管的栅极连接所述第二PMOS管的栅极和所述运算放大器的输出端，所述第一PMOS管的源极适于连接第一电源线，所述第一PMOS管的漏极连接所述第三PNP三极管的发射极；所述第二PMOS管的源极适于连接所述第一电源线，所述第二PMOS管的漏极连接所述第四PNP三极管的发射极；所述第三PNP三极管的基极适于输入第一偏置电流，所述第三PNP三极管的集电极连接所述运算放大器的第一输入端和所述偏置电阻的一端；所述偏置电阻的另一端连接所述第一PNP三极管的发射极；所述第四PNP三极管的基极适于输入第二偏置电流，所述第四PNP三极管的集电极连接所述运算放大器的第二输入端和所述第二PNP三极管的发射极；所述第一PNP三极管的基极、所述第一PNP三极管的集电极、所述第二PNP三极管的基极以及所述第二PNP三极管的集电极均适于连接第二电源线，所述第二电源线提供的电源电压低于所述第一电源线提供的电源电压；所述输出单元包括第五PNP三极管和第三PMOS管，所述第三PNP三极管、第四PNP三极管以及第五PNP三极管的电流增益相等；所述第三PMOS管的栅极连接所述第一PMOS管的栅极，所述第三PMOS管的源极适于连接所述第一电源线，所述第三PMOS管的漏极连接所述第五PNP三极管的发射极并适于输出基准电压；所述第五PNP三极管的基极和所述第五PNP三极管的集电极均适于连接所述第二电源线。...

【技术特征摘要】

【专利技术属性】
技术研发人员：谭飞鸿，
申请(专利权)人：广州思信电子科技有限公司，谭飞鸿，
类型：发明
国别省市：广东;44