移位寄存器、栅级驱动电路及显示装置制造方法及图纸

一种移位寄存器、栅极驱动电路及显示装置。所述移位寄存器包括：始能端、复位端、第一时钟端、第二时钟端、输出端、第一电源端、第二电源端、第一节点和第二节点；还包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管，所述第四MOS管的栅极和漏极相连并连接至所述第一电源端，源极连接所述第五MOS管的漏极；所述第五MOS管的栅极连接所述第一节点，源极连接所述第二电源端；所述第六MOS管的栅极连接所述第四MOS管的源极，漏极连接所述第一时钟端，源极连接所述第二节点。本发明专利技术移位寄存器减小了电路的面积并降低了输出信号的延迟。

【技术实现步骤摘要】
移位寄存器、栅极驱动电路及显示装置
本专利技术涉及液晶显示
，尤其涉及一种移位寄存器、栅极驱动电路和显示装置。
技术介绍
液晶显示面板的像素阵列包括交错的多行栅线和多列数据线。其中，对栅线的驱动可以通过贴附的集成驱动电路实现。为了适应显示设备越来越高的解析度以及窄边框的要求，要用到GOA（GatedriveOnArray）技术，即把栅极驱动电路集成在TFT-LCD（ThinFilmTransistor-LiquidCrystalDisplay，薄膜场效应晶体管-液晶显示面板）的阵列基板上，从而降低成本。GOA电路是由一个个移位寄存器组成的，图1示出了现有的一种移位寄存器的电路示意图。参考图1，所述移位寄存器包括：始能端STV、复位端RST、第一时钟端CKB，第二时钟端CK、输出端Gout、第一电源端VCC、第二电源端VSS、第一节点PU和第二节点PD、MOS管MN1～MN7、第一电容C1和第二电容C2。其中，所述第一电源端VCC提供高电平，第二电源端VSS提供低电平。各个端口与各个器件的具体连接关系参考图1所示，在此不再赘述。现有的移位寄存器占用的面积较大，导致窄边框无法进一步的实现。
技术实现思路
本专利技术解决的问题是现有的移位寄存器占用面积大。为解决上述问题，本专利技术提供一种移位寄存器，包括：始能端、复位端、第一时钟端、第二时钟端、输出端、第一电源端、第二电源端、第一节点和第二节点，所述移位寄存器还包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管，所述第一MOS管的栅极连接所述始能端，漏极连接所述第一电源端，源极作为所述第一节点；所述二MOS管的栅极连接所述第二时钟端，漏极连接所述第三MOS管的漏极和所述输出端，源极连接所述第三MOS管的源极和所述第二电源端；所述第三MOS管的栅极作为第二节点；所述第四MOS管的栅极和漏极相连并连接至所述第一电源端，源极连接所述第五MOS管的漏极；所述第五MOS管的栅极连接所述第一节点，源极连接所述第二电源端；所述第六MOS管的栅极连接所述第四MOS管的源极，漏极连接所述第一时钟端，源极连接所述第二节点。可选的，所述移位寄存器还包括第七MOS管和电容，所述第七MOS管的栅极连接所述第一节点，漏极连接所述第一时钟端，源极连接所述输出端；所述电容的第一端连接所述第一节点，第二端连接所述输出端。可选的，所述移位寄存器还包括第八MOS管，所述第八MOS管的栅极连接所述复位端，漏极连接所述第一节点，源极连接所述第二电源端。可选的，所述移位寄存器还包括第九MOS管，所述第九MOS管的栅极连接所述第一节点，漏极连接所述第二节点，源极连接所述第二电源端。可选的，所述移位寄存器还包括第十MOS管，所述第十MOS管的栅极连接所述第二节点，漏极连接所述第一节点，源极连接所述第二电源端。本专利技术还提供一种栅极驱动电路，包括两个以上上述移位寄存器，每级移位寄存器的始能端连接上一级移位寄存器的输出端，复位端连接下一级移位寄存器的输出端；第一级的移位寄存器的始能端接收外部的始能信号，最后一级移位寄存器的复位端连接该级的输出端。本专利技术还提供一种显示装置，包括显示阵列以及上述栅极驱动电路，所述栅极驱动电路适于驱动所述显示阵列。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术技术方案的移位寄存器利用第四MOS管、第五MOS管和第六MOS管替代了现有技术中的第一电容，从而降低了移位寄存器占用的面积。另一方面，现有技术中的第一电容通常为一个1.5pf以上的大电容，而本专利技术技术方案中利用第四MOS管、第五MOS管和第六MOS管替代了现有技术中的第一电容，这三个管子的电容非常小，一般在0.1pf以下，因此，降低了电路的负载（RCloading），从而降低了输出信号的延迟。进一步地，本专利技术技术方案的移位寄存器中，所述第六MOS管的栅极连接所述第四MOS管的源极，漏极连接所述第一时钟端，源极连接所述第二节点。这样，当所述第六MOS管导通时，所述第二节点的电压与第一时钟端的电压非常接近，从而使得第三MOS管的下拉性能更稳定。进一步地，本专利技术技术方案的移位寄存器包括第二MOS管，所述第二MOS管的栅极连接第二时钟端，漏极连接输出端，源极连接第二电源端。这样，当第二时钟端为高电平时，所述第二MOS管导通，将输出端下拉至第二电源端的低电平。所述第二MOS管与第三MOS管相互配合，在移位寄存器的非工作周期内将移位寄存器的输出端始终下拉至低电平，从而降低了移位寄存器在非工作周期内的噪声干扰。附图说明图1是现有的一种移位寄存器的电路示意图；图2是本专利技术移位寄存器的一种实施例的电路示意图；图3是图2所示移位寄存器的信号时序图；图4是图1和图2所示移位寄存器的仿真示意图；图5是本专利技术栅极驱动电路的一种实施例的电路示意图。具体实施方式正如
技术介绍
中所述，现有技术的移位寄存器包括七个MOS管和两个电容。但是，电容占用的面积较大，不利于进一步的实现窄边框的要求。本专利技术提供了一种移位寄存器，利用三个MOS管替代了现有技术中第一电容，从而大大地减小了电路的占用面积。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图2示出了本专利技术移位寄存器的一种实施例的电路示意图。参考图2，所述移位寄存器包括：包括始能端STV、复位端RST、第一时钟端CKB、第二时钟端CK、输出端Gout、第一电源端VCC、第二电源端VSS、第一节点PU和第二节点PD。在本实施例中，所述第一电源端VCC提供高电平，所述第二电源端VSS提供低电平，如0V或负电平。所述第一时钟端CKB提供的第一时钟信号与所述第二时钟端CK提供的第二时钟信号的相位相反。在具体应用中，可以由不同的电路分别形成第一时钟信号和第二时钟信号，也可以由一个电路形成第一时钟信号，然后再进行反相得出所述第二时钟信号，本专利技术对此不做限制。另外，所述移位寄存器还包括：第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5和第六MOS管M6。其中，所述第一MOS管M1的栅极连接所述始能端STV，漏极连接所述第一电源端VCC，源极作为所述第一节点PU。所述二MOS管M2的栅极连接所述第二时钟端CK，漏极连接所述第三MOS管M3的漏极和所述输出端Gout，源极连接所述第三MOS管M3的源极和所述第二电源端VSS。所述第三MOS管M3的栅极作为第二节点PD。所述第四MOS管M4的栅极和漏极相连并连接至所述第一电源端VCC，源极连接所述第五MOS管M5的漏极。所述第五MOS管M5的栅极连接所述第一节点PU，源极连接所述第二电源端VSS。所述第六MOS管M6的栅极连接所述第四MOS管M4的源极，漏极连接所述第一时钟端CKB，源极连接所述第二节点PD。继续参考图2，所述移位寄存器还包括第七MOS管M7、第八MOS管M8、第九MOS管M9、第十MOS管M10和电容Ca。所述第七MOS管M7的栅极连接所述第一节点PU，漏极连接所述第一时钟端CKB，源极连接所述输出端Gout。所述电容Ca的第一端连接所述第一节点PU，第二端连接所述输出端Gout。所述第八MOS管M8的栅极连接所述复位端RST，漏极连本文档来自技高网...

【技术保护点】
一种移位寄存器，包括始能端、复位端、第一时钟端、第二时钟端、输出端、第一电源端、第二电源端、第一节点和第二节点，其特征在于，还包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管和第六MOS管，所述第一MOS管的栅极连接所述始能端，漏极连接所述第一电源端，源极作为所述第一节点；所述二MOS管的栅极连接所述第二时钟端，漏极连接所述第三MOS管的漏极和所述输出端，源极连接所述第三MOS管的源极和所述第二电源端；所述第三MOS管的栅极作为第二节点；所述第四MOS管的栅极和漏极相连并连接至所述第一电源端，源极连接所述第五MOS管的漏极；所述第五MOS管的栅极连接所述第一节点，源极连接所述第二电源端；所述第六MOS管的栅极连接所述第四MOS管的源极，漏极连接所述第一时钟端，源极连接所述第二节点。

【技术特征摘要】
1.一种移位寄存器，包括始能端、复位端、第一时钟端、第二时钟端、输出端、第一电源端、第二电源端、第一节点和第二节点，其特征在于，还包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、电容、第八MOS管、第九MOS管和第十MOS管，所述第一MOS管的栅极连接所述始能端，漏极连接所述第一电源端，源极作为所述第一节点；所述二MOS管的栅极连接所述第二时钟端，漏极连接所述第三MOS管的漏极和所述输出端，源极连接所述第三MOS管的源极和所述第二电源端；所述第三MOS管的栅极作为第二节点；所述第四MOS管的栅极和漏极相连并连接至所述第一电源端，源极连接所述第五MOS管的漏极；所述第五MOS管的栅极连接所述第一节点，源极连接所述第二电源端；所述第六MOS管的栅极连接所述第四MOS管的源极，漏极连接所述第一时钟端，源极连接所述第二节...

【专利技术属性】
技术研发人员：倪杰，周思思，秦丹丹，
申请(专利权)人：上海中航光电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：上海;31