场氧化层的形成方法技术

一种场氧化层的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成多个第一沟槽，相邻所述第一沟槽之间形成第一半导体柱；对所述第一半导体柱进行热氧化工艺直至所述第一半导体柱被全部氧化形成热氧化层，所述热氧化层相互连接形成填充满所述第一沟槽的场氧化层。由于所述形成方法形成了多个第一沟槽，因此在热氧化工艺过程中，热氧化氧面积大幅增加，并且第一半导体柱平均宽度较小，易于被全部氧化，因此，可以大幅缩短氧化时间，即缩短了整个工艺周期，提高工艺效率，并且形成的场氧化层绝缘性能好，从而提高半导体器件的性能。

【技术实现步骤摘要】
【专利摘要】一种，包括：提供半导体衬底；在所述半导体衬底上形成多个第一沟槽，相邻所述第一沟槽之间形成第一半导体柱；对所述第一半导体柱进行热氧化工艺直至所述第一半导体柱被全部氧化形成热氧化层，所述热氧化层相互连接形成填充满所述第一沟槽的场氧化层。由于所述形成方法形成了多个第一沟槽，因此在热氧化工艺过程中，热氧化氧面积大幅增加，并且第一半导体柱平均宽度较小，易于被全部氧化，因此，可以大幅缩短氧化时间，即缩短了整个工艺周期，提高工艺效率，并且形成的场氧化层绝缘性能好，从而提高半导体器件的性能。【专利说明】
本专利技术涉及半导体制造领域，尤其是涉及一种。
技术介绍
随着半导体器件尺寸的减小，半导体器件的隔离要求越来越高。例如，在制造功率晶体管时，需要在半导体衬底上形成场氧化层(field oxide)，所述场氧化层用于隔离半导体器件，其厚度通常较大，以隔绝表面漏电流，从而防止场效晶体管因表面漏电流而无故打开等情况。现有有两种，一种方法是沉积法，但是沉积法形成的场氧化层不仅质量差，而且厚度均一性(uniformity)也较差；另一种方法是热氧化法，但是现有热氧化法需要在热氧化炉中经过特别漫长的工艺时间，增加工艺成本，并且，当场氧化层运用在制作功率半导体器件时，在热氧化过程中，位于半导体衬底掺杂区中的离子会向上扩散至外延层(EPI)，因此，通常需要使用较厚的外延层，而较厚的外延层又导致高压功率晶体管等半导体器件的性能下降。为此，需要一种新的，以避免工艺成本高且半导体器件的性能下降的问题。
技术实现思路
本专利技术解决的问题是提供一种，以提高场氧化层的质量，并且缩短工艺时间，节省工艺成本。为解决上述问题，本专利技术提供一种，包括:提供半导体衬底；在所述半导体衬底上形成多个第一沟槽，相邻所述第一沟槽之间形成第一半导体柱；对所述第一半导体柱进行热氧化工艺直至所述第一半导体柱被全部氧化形成热氧化层，所述热氧化层相互连接形成填充满所述第一沟槽的场氧化层。可选的，所述第一沟槽和所述第一半导体柱的平均宽度之和大于或等于工艺节距，并且小于或等于I μ m。可选的，所述形成方法还包括:在形成所述第一沟槽的同时，在所述半导体衬底上形成第二沟槽；在形成所述场氧化层的同时，在所述第二沟槽的底部和侧壁形成栅氧化层。可选的，所述第一沟槽的平均宽度小于或者等于所述栅氧化层的厚度。可选的，所述第一沟槽的深度范围为0.5 μ m?2.5 μ m。可选的，全部所述第一沟槽和全部所述第一半导体柱的宽度之和为所述第二沟槽宽度的5倍以上。可选的，所述热氧化工艺采用的温度范围包括800°C?1500°C，采用的氧气流量范围包括0.1sccm?15sccm。可选的，所述第一沟槽呈燕尾槽型。可选的，所述半导体衬底为外延层。可选的，所述半导体衬底的材料为硅。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术的技术方案中，采用在半导体衬底上形成多个第一沟槽，相邻所述第一沟槽之间形成第一半导体柱，然后对所述第一半导体柱进行热氧化工艺直至所述第一半导体柱被全部氧化形成热氧化层，所述热氧化层相互连接形成填充满所述第一沟槽的场氧化层。由于形成了多个第一沟槽，因此在热氧化工艺过程中，热氧化面积大幅增加，并且第一半导体柱平均宽度较小，易于被全部氧化，因此，可以大幅缩短氧化时间，即缩短了整个工艺周期，提高工艺效率，并且形成的场氧化层绝缘性能好，从而提高半导体器件的性能。并且，由于是向下向内氧化形成场氧化层，因此，场氧化层不会比半导体衬底表面高出许多，因而，在完成场氧化层的制作之后，整个结构的表面轮廓已十分平坦，从而可以进一步缩短后续平坦化工艺的时间。进一步，在形成所述第一沟槽的同时，在所述半导体衬底上形成第二沟槽，在形成所述场氧化层的同时，在所述第二沟槽的底部和侧壁形成栅氧化层，即在场氧化层的形成过程中同时形成栅氧化层，从而节省了工艺步骤，简化工艺过程，进一步缩短工艺时间并节省工艺成本。【专利附图】【附图说明】图1至图2是本专利技术一实施例各步骤对应的剖面示意图；图3至图4是本专利技术又一实施例各步骤对应的剖面示意图。【具体实施方式】现有中，如果采用沉积法，形成的场氧化层不仅质量差，而且厚度均一性Uniformity)也较差，如果采用热氧化法，需要特别漫长的工艺时间(不通顺)，工艺成本高。为此，本专利技术提供一种，所述形成方法在半导体衬底上形成多个第一沟槽，相邻所述第一沟槽之间形成第一半导体柱，然后对所述第一半导体柱进行热氧化工艺直至所述第一半导体柱被全部氧化形成热氧化层，所述热氧化层相互连接形成填充满所述第一沟槽的场氧化层。由于形成了多个第一沟槽，因此在热氧化工艺过程中，热氧化面积大幅增加，并且第一半导体柱平均宽度较小，易于被全部氧化，因此，可以大幅缩短氧化时间，即缩短了整个工艺周期，提高工艺效率，并且形成的场氧化层绝缘性能好，从而提高半导体器件的性能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。本专利技术实施例提供一种，请结合参考图1和图2。请参考图1，提供半导体衬底100。本实施例中，半导体衬底100可以是硅衬底、锗衬底或者锗硅衬底等，也可以是绝缘体上半导体衬底100，本实施例以硅衬底为例，即半导体衬底100的材料为硅。半导体衬底100为形成各种半导体器件提供一个载体。请继续参考图1，在半导体衬底100上形成多个第一沟槽101，相邻两个第一沟槽101之间形成第一半导体柱102，并且第一沟槽101呈燕尾槽型。本实施例中，如果第一半导体柱102从上到下的平均宽度相等，那么后续对第一半导体柱102进行热氧化工艺时，第一半导体柱102越往下的部分越难接触氧气，因此通常第一半导体柱102被完全氧化的速度从上到下逐渐减小，导致半导体柱102底部部分难以被完全氧化，并且整个氧化过程中速度不均衡。为此，本实施例通过控制相应的蚀刻工艺，控制将第一沟槽101蚀刻呈燕尾槽型，从而使相邻两个第一沟槽101之间的第一半导体柱102就会成倒梯型，即第一半导体柱102上宽下窄。这样，一方面第一沟槽101越往下横截面积越大，有利于氧气与第一半导体柱102接触；另一方面第一半导体柱102越往下宽度越小，越易被完全氧化。因此后续对第一半导体柱102进行热氧化工艺时，第一半导体柱102从上到下被完全氧化的速度可调整至基本相等，从而使形成的场氧化层质量更好。需要说明的是，为了防止第一沟槽101底部太宽而无法被全部填充满，本实施例控制第一沟槽101底部的夹角α的范围为85°?90°，并且保证第一沟槽101的侧壁基本呈垂直面或者斜面。本实施例中，第一半导体柱102的平均宽度Wl小于第一沟槽101的平均宽度W2，第一沟槽101的平均宽度W2小于或者等于半导体衬底100中晶体管栅氧化层的厚度，第一半导体柱102的平均宽度Wl和第一沟槽101的平均宽度W2之和大于或者等于工艺节距(pitch),并且第一半导体柱102的平均宽度Wl和第一沟槽101的平均宽度W2之和小于或等于I μ m。本实施例中，第一沟槽101的深度范围(未标注)可以为0.5μπι?2.5μπι，第一沟槽101的深度决定最终形成的场氧化层的厚度，因此，可以根据场氧化层的厚度需要设定第一沟槽101的深度，并且本文档来自技高网...

【技术保护点】
一种场氧化层的形成方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成多个第一沟槽，相邻所述第一沟槽之间形成第一半导体柱；对所述第一半导体柱进行热氧化工艺直至所述第一半导体柱被全部氧化形成热氧化层，所述热氧化层相互连接形成填充满所述第一沟槽的场氧化层。

【技术特征摘要】

【专利技术属性】
技术研发人员：楼颖颖，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31