带有由二极管电路互连的有源器件和隔离结构的半导体器件和驱动电路及制造方法技术

本发明专利技术涉及带有由二极管电路互连的有源器件和隔离结构的半导体器件和驱动电路及制造方法。提供了一种半导体器件，包括：半导体衬底，具有第一导电类型和衬底顶表面；埋层，位于所述衬底顶表面下，其中所述埋层具有不同于所述第一导电类型的第二导电类型；下沉区域，位于所述衬底顶表面和所述埋层之间，其中所述下沉区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋层形成;有源器件，位于所述隔离结构所包含的半导体衬底部分内，其中所述有源器件包括所述第二导电类型的体区，其中所述体区和所述隔离结构通过具有所述第一导电类型的所述半导体衬底的一部分隔开，以及二极管电路，连接在所述隔离结构和所述体区之间。

【技术实现步骤摘要】
相关申请 本申请是2012年6月29日申请的美国专利申请号13/538,565的共同决的部分接续，并且转让给与本申请相同的受让人。 
实施例通常涉及半导体器件及其制造方法，更确切地说涉及带有隔离结构的横向扩散金属氧化物半导体(LDMOS)器件。 
技术介绍
在某些包括电感负载的片上系统（SOC）应用中，某些节点在开关期间可能会经历负电位，这可能会导致将显著的电流注入到衬底中。注入到衬底中的载流子可能干扰相邻电路并且不利地影响其运作。 因此，就不断需要可以克服这一困难和提供改进性能的改进的器件结构、材料以及制造方法。还进一步期望采用的方法、材料以及结构与现今制造能力和材料相容，并且不需要对可用的制造程序进行实质性修改或不需要大幅增加制造成本。此外，结合附图和前述的
和背景，从后续的详细说明书和所附的权利要求中来看，各种实施例的其它所需特征和特性将变得清楚。 附图说明结合以下附图，以下的实施例将会得到描述，其中类似的数字表示类似的元素，以及 图1示出了根据实施例的包括被配置以驱动包括电感负载的外部电路的驱动电路的电子系统的简化图； 图2示出了根据实施例的带有包括肖特基二极管的二极管电路的P-类型、横向扩散金属氧化物半导体场效应晶体管(PLDMOSFET)的截面图； 图3示出了根据实施例的图2的PLDMOSFET的简化电路表征； 图4示出了根据可选实施例的图2的PLDMOSFET的简化电路表征，带有包括与肖特基二极管串联的电阻网络的二极管电路； 图5示出了根据另一可选实施例的图2的PLDMOSFET的简化电路表征，带有包括与肖特基二极管并联的电阻网络的二极管电路； 图6示出了根据可选实施例的带有包括PN结二极管的二极管电路的PLDMOSFET的截面图； 图7示出了根据另一可选实施例的带有包括多晶硅二极管的二极管电路的PLDMOSFET的截面图； 图8示出了根据实施例的图6和图7的PLDMOSFET的简化电路表征； 图9示出了根据可选实施例的图6和图7的PLDMOSFET的简化电路表征，带有包括与PN结二极管串联的电阻网络的二极管电路； 图10示出了根据另一可选实施例的图6、图7的PLDMOSFET的简化电路表征，带有包括与PN结二极管并联的电阻网络的二极管电路； 图11示出了根据实施例的PLDMOSFET的截面图，带有包括一个或多个肖特基二极管和一个或多个PN结二极管的组合的二极管电路； 图12示出了根据实施例的图11的PLDMOSFET的简化电路表征； 图13示出了根据可选实施例的PLDMOSFET的截面图，带有包括一个或多个肖特基二极管和一个或多个PN结二极管的组合的二极管电路； 图14示出了根据实施例的图13的PLDMOSFET的简化电路表征； 图15示出了根据实施例的电子系统的简化图，其中该电子系统包括被配置以驱动包括电感负载的外部电路的驱动电路； 图16示出了根据可选实施例的带有包括肖特基二极管的二极管电路的PLDMOSFET的截面图； 图17示出了根据实施例的图16的PLDMOSFET的简化电路表征； 图18示出了根据可选实施例的图16的PLDMOSFET的简化电路表征，带有包括与肖特基二极管串联的电阻网络的二极管电路； 图19示出了根据另一可选实施例的图16的PLDMOSFET的简化电路表征，带有包括与肖特基二极管并联的电阻网络的二极管电路； 图20示出了根据可选实施例的带有包括PN结二极管的二极管电路的PLDMOSFET的截面图； 图21示出了根据另一可选实施例的带有包括多晶硅二极管的二极管电路的PLDMOSFET的截面图； 图22示出了根据可选实施例的图20和图21的PLDMOSFET的简化电路表征； 图23示出了根据可选实施例的图20、图21的PLDMOSFET的简化电路表征，带有包括与PN结二极管串联的电阻网络的二极管电路； 图24示出了根据另一可选实施例的图20、图21的PLDMOSFET的简化电路表征，带有包括与PN结二极管并联的电阻网络的二极管电路； 图25示出了根据实施例的PLDMOSFET的截面图，带有包括一个或多个肖特基二极管和一个或多个PN结二极管的组合的二极管电路； 图26示出了根据实施例的图25的PLDMOSFET的简化电路表征； 图27示出了根据可选实施例的PLDMOSFET的截面图，带有包括一个或多个肖特基二极管和一个或多个PN结二极管的组合的二极 管电路； 图28示出了根据实施例的图27的PLDMOSFET的简化电路表征； 图29根据各种实施例的下沉区域、肖特基接触、或PN结二极管的穿过衬底顶面处的下沉区域一路延伸的P-类型区域的环形配置的简化顶视图； 图30示出了根据实施例的下沉区域和PN结二极管的没有穿过衬底顶面处的下沉区域一路延伸的P-类型区域的环形配置的简化顶视图； 图31示出了根据实施例的下沉区域、第一PN结二极管的第一P-类型区域、以及第二PN结二极管的第二P-类型区域的环形配置的简化顶视图； 图32示出了根据另一可选实施例的在围绕器件的有源区域的环形下沉区域周围，以交替布置来布置的肖特基接触和P-类型区域的配置的简化顶视图；以及 图33示出了根据各种实施例的形成图2、图6、图7、图11、图13、图16、图20、图21、图25以及图27中所说明的器件的方法，并且将这些器件合并到带有电感负载的系统的简化流程图。 具体实施方式以下的详细说明书仅仅是示例的，不旨在限定本专利技术或本申请以及本专利技术的使用。此外，也不旨在被先前
、背景、或以下详细说明书中的任何明示或暗示的理论所限定。为了简便以及清晰的说明，附图说明了构造的一般方式，并且说明书以及众所周知的特征和技术的细节或可被忽略以避免不必要地模糊本专利技术。此外，附图中的元素不一定按比例绘制。例如，附图中的一些元素或区域的尺寸相对于其它元素或区域或可被夸大以帮助提高对本专利技术实施例的理解。说明书以及权利要求中的术语“第一”、“第二”、“第三”、“第四”等等，如果有的话，或可被用于区分相似元素之间并且不一定用于描述特定 顺序或时间顺序。应了解术语的这种用法在适当的情况下是可以互换的以便本专利技术所描述的实施例例如，能够以不是本专利技术所说明的顺序或不同于本专利技术所描述的其它方式被使用。此外，术语“包括”、“包含”、“有”或其的任何变化形式旨在涵盖非排他性内容，以便包括一列元素或步骤的过程、方法、物件、或器具不需要被限定于那些元素或步骤，但可能包括其它没有明确列出的或是这个过程、方法、物件、或器具固有的其它元素或步骤。说明书和权利要求中的术语“左边”、“右边”、“里面”、“外面”、“前面”、“后面”、“向上”、“向下”、“底部”、“顶部”、“之上”、“之下”、“上面”、“下面”等等，如果有的话，是被用于描述相对位置并且不一定用于描述空间中的固定位置。应了解本专利技术本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，具有第一导电类型和衬底顶表面；埋层，位于所述衬底顶表面下，其中所述埋层具有不同于所述第一导电类型的第二导电类型；下沉区域，位于所述衬底顶表面和所述埋层之间，其中所述下沉区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋层形成;有源器件，位于所述隔离结构所包含的半导体衬底部分内，其中所述有源器件包括所述第二导电类型的体区，其中所述体区和所述隔离结构通过具有所述第一导电类型的所述半导体衬底的一部分隔开，以及二极管电路，连接在所述隔离结构和所述体区之间。

【技术特征摘要】
2012.11.07 US 13/671,5031.一种半导体器件，包括：
半导体衬底，具有第一导电类型和衬底顶表面；
埋层，位于所述衬底顶表面下，其中所述埋层具有不同于所述第
一导电类型的第二导电类型；
下沉区域，位于所述衬底顶表面和所述埋层之间，其中所述下沉
区域具有所述第二导电类型，并且隔离结构由所述下沉区域和所述埋
层形成;
有源器件，位于所述隔离结构所包含的半导体衬底部分内，其中
所述有源器件包括所述第二导电类型的体区，其中所述体区和所述隔
离结构通过具有所述第一导电类型的所述半导体衬底的一部分隔开，
以及
二极管电路，连接在所述隔离结构和所述体区之间。
2.根据权利要求1所述的半导体器件，其中所述二极管电路包括：
肖特基二极管，形成于与所述隔离区域耦合的肖特基接触。
3.根据权利要求2所述的半导体器件，其中所述二极管电路还包
括：
与所述肖特基二极管串联的电阻网络。
4.根据权利要求2所述的半导体器件，其中所述二极管电路还包
括：
与所述肖特基二极管并联的电阻网络。
5.根据权利要求2所述的半导体器件，其中所述二极管电路还包
括：
与所述肖特基二极管串联的电阻网络；以及
与所述肖特基二极管并联的电阻网络。
6.根据权利要求2所述的半导体器件，还包括：
所述第一导电类型的附加区域，延伸到所述下沉区域中并且部分
地穿过所述下沉区域，其中所述二极管电路包括所述肖特基二极管和

\t形成于所述附加区域和所述下沉区域之间的PN结二极管。
7.根据权利要求2所述的半导体器件，还包括：
所述第一导电类型的第一附加区域，延伸到所述下沉区域中并且
在所述下沉区域的内壁处部分地穿过所述下沉区域；以及
所述第一导电类型的第二附加区域，延伸到所述下沉区域中并且
在所述下沉区域的外壁处部分地穿过所述下沉区域，其中所述下沉区
域的一部分存在于所述第一附加区域和所述第二附加区域之间的衬底
顶表面处，并且其中所述二极管电路包括所述肖特基二极管、形成于
所述第一附加区域和所述下沉区域之间的第一PN结二极管、以及形
成于所述第二附加区域和所述下沉区域之间的第二PN结二极管。
8.根据权利要求2所述的半导体器件，其中所述下沉区域被形成
为基本上围绕所述有源区域的环，所述肖特基接触被置于所述环的第
一部分处，以及所述器件还包括：
一个或多个附加的肖特基接触，被置于所述环的空间地与所述第
一部分隔开的部分并且彼此隔开；以及
所述第一导电类型的多个附加区域，在所述下沉区域的顶面处从
所述衬底顶表面延伸到所述下沉区域中，其中所述多个附加区域被置
于所述环的在所述肖特基接触之间散布的其它部分处。
9.根据权利要求1所述的半导体器件，还包括：
所述第一导电类型的附加区域，延伸到所述下沉区域中，其中所
述二极管电路包括形成于所述附加区域和所述下沉区域之间的PN结
二极管。
10.根据权利要求1所述的半导体器件，其中所述二极管电路包括
互连于所述体区和所述下沉区域之间的多晶硅二极管。
11.根据权利要求1所述的半导体器件，其中所述有源器件包括：
所述第一导电类型的漂移区，位于所述有源区域的中心部分内并

【专利技术属性】
技术研发人员：陈伟泽，H·M·鲍德，R·J·德苏扎，P·M·帕里斯，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：