用于识别数据分组的接收时间点的系统和方法技术方案

一种形成SERDES的一部分的解串器，其中，在串行数据路径上接收数据分组的特定部分(例如SOF)的时间点是根据何时在并行数据路径上输出该部分(根据对控制该并行数据路径的时钟的了解)以及在哪条并行路径上输出该部分来确定的。

【技术实现步骤摘要】
【国外来华专利技术】用于识别数据分组的接收时间点的系统和方法
本专利技术涉及用于对数据分组进行时间戳标记或识别数据分组的接收时间点的系统和方法。
技术介绍
在通常通信中，数据分组作为串行数据在一个或更多个数据路径或电缆上长距离传送。这在图1中示出。当要检测和使用或分析这些数据时，从串行链路12检测数据，并且数据被转换为并行数据并馈送到并行数据总线16上，以降低分析电路所需的频率。此转换通常在时间戳标记器(timestamper)10的串行器/解串器或SERDES14中执行。解串器14从链路12导出时钟信号，将时钟信号除以总线16的宽度，并根据这个降低的时钟信号24在总线16上输出数据，还输出这个降低的时钟信号24。然后，将解串行数据馈送到多个异步FIFO18，以允许数据从一个时钟域(时钟24)流向另一时钟域(时钟26)。在SERDES14和FIFO18之间可以提供用于移除所接收的串行数据的编码的解码器28。此编码可以是64b/66b编码或6b/8b编码。此解码由时钟24控制。另一时钟域出现在FIFO18的另一侧，并且此时钟26控制从FIFO18向并行总线20读出并行数据，以及处理器22中其任意后续处理(例如时间戳标记)。两个时钟域的原因基于以下事实：在链路12上转发串行数据的频率和进一步沿着数据路径20分析数据的频率之间可能存在ppm差。这由FIFO18和确保FIFO18不会超过限度的数据/分组丢弃策略进行处理。一般而言，在串行数据中引入空闲数据/分组以允许这种丢弃，而无需丢弃数据分组。通过识别在读出FIFO18的数据的并行数据路径20上识别帧起始首部(SOF)的时间点，在第二时钟域中对在串行链路12上接收的数据分组进行时间戳标记。应当注意的是，可以并行地提供图1中所示的多个设置，以便增加整体传输带宽。在此情形下，例如使用循环策略向链路12顺序地馈送数据分组或数据块，其中，SOF将出现在总线20之一中。然而，此时间戳是非常不精确的。首先，潜在数据(例如空闲符号)丢弃将使得不可能根据例如在总线20上读取SOF的时间点来确定输出SOF的时间，这是因为不知道已经丢弃了多少分组(如果有的话)。此外，因为并行总线16和20上的时钟频率(除以总线宽度)低于总线12的时钟频率，因此时间戳的粒度(乘以总线宽度)也较低。不论在总线20的哪个通道中识别SOF，此时间戳将是相同的。此外，通常，SERDES14、总线16和FIFO18在所谓的PHY中提供，期望其输出符合例如XAUI或MII/GMII标准，由此可能期望例如在总线20的第一通道处提供SOF，或者如果使用如图1的多个设置，则引入进一步延迟来对齐相应总线20上的数据。在此情形下，时间戳标记的不确定性再次增加。本专利技术涉及针对此问题的解决方案以及可以使得时间戳确定更精确的设置。在第一方案中，本专利技术涉及用于识别具有预定部分的数据分组的接收时间点的系统，所述系统包括：-解串器，用于：-从串行数据路径接收串行数据，-从所述串行数据路径导出具有第一频率的第一时钟信号，-导出具有第二频率的第二时钟信号，所述第二频率是所述第一频率除以预定整数，以及-向具有预定数量的并行数据路径的并行数据总线输出并行数据，所述并行数据与所述串行数据有关，并且所述并行数据是根据所述第二时钟信号输出的，-识别器，被适配为：识别所述并行数据路径中在其中输出所述预定部分的至少一部分的一个并行数据路径，-定时设备，被适配为：根据所述并行数据路径中所识别的一个并行数据路径和所述第二时钟信号来估计所述时间点。在本上下文中，系统可以由单个元件(例如单个电路/芯片/FPGA)形成，或系统可以由被适配为经由电信号、光信号、电磁信号等相互通信的多个元件形成。因此，单个元件可以相互靠近(例如在相同外壳中和/或在相同印刷电路板上)，或可以远离(例如在单独外壳、不同房间或不同建筑物中)。本系统可以形成更大系统(例如网络分析器、交换机、路由器等)的确定数据接收的时间点的部分。此时间点可以用于多个目的，例如确保保持数据分组的顺序。数据分组可以是要在网络、数据电缆、数据总线、主干线等上传输的或要由网络、数据电缆、数据总线、主干线等传送的任意类型的数据单元。通常，数据分组/单元符合作为伞(umbrella)的一个或更多个数据标准(例如以太网、SONET、无限带宽技术或光纤通道标准)，在该伞下，存在多个不同标准或数据分组类型(例如UDP和TCP数据分组)。数据分组通常具有多个不同信息项或类型，例如地址数据、有效载荷等，其均位于数据分组中的明确定义的位置或已知位置。这些位置和类型一般将随着数据分组类型而改变，但是通常可以根据实际数据分组来确定数据分组类型从而确定其相应内容的位置，然后可以通过任意类型的分析导出、变更和/或使用相应数据项(例如地址数据和/或有效载荷)。该类型或标准可以直接根据数据分组导出(例如当分组的特定数据项标识类型/标准时)，或可以根据从数据分组中导出的数据导出(例如基于识别数据分组的数据项的类型和位置以及随后确定在这些位置可以找到这些数据的数据分组的类型或标准)。此外，可以对数据分组进行或已经进行编码例如以提供差错校验，以便在信号中提供充足的零交叉密度，或如当将初始数据分组分为较小部分然后通过网络传输这些较小部分(该较小部分具有描述该部分的内容的首部)时所看到的那样。针对不同目的存在不同编码技术。编码技术包括诸如曼彻斯特码、4b/5b、6b/8b、8b/10b、64b/66b、64b/67b和128b/130b编码等的码，其中例如4比特的原始数据分组被编码为5比特块，5比特块然后被转发并随后解码为原始分组。显然，分组或单元具有明确定义的起始比特/字节以及明确定义的内容或部分。通常，分组具有一个或更多个必需的元素(例如地址或编码首部)、以及一个或更多个可选的元素(例如有效载荷)。可以以多个方式导出或定义时间点，并且只要所有数据分组具有以相同方式确定的其时间点，究竟是哪个时间点并不重要。自然地，这还可以动态地进行，使得可以为每个分组、分组类型、协议等单独地定义要识别的实际部分。自然地，例如在串行数据的接收和并行数据的输出之间的一个或更多个流水线步骤中可能存在延迟。当确定时间点时可以考虑此延迟。时间点可以是数据分组的第一个(或最后一个)比特到达解串器的时间点，或时间点可以是与该时间点的偏移。备选地或附加地，时间点可以是数据分组的另一部分到达解串器的时间点，或时间点可以是与该时间点的偏移。数据分组的以上部分中的任意一个可以被识别并用于导出时间点。在本上下文中，串行数据是例如在串行电缆上或无线地逐比特传输的数据。因此，串行数据的每一个部分(例如每一个比特或字节)具有不同的发送和接收时间点。可以从电链路、光链路或无线链路(例如从计算机、服务器、网络元件、交换机、路由器等)接收串行数据。备选地，可以从任意类型的存储元件、天线或其他接收机/发射机接收串行数据。另一方面，以一次输出多于一个比特的方式输出并行数据。当在多个并行电导线(被称为数据总线)上输出数据时可以看到这一点，其中，例如在相同时钟信号上同时输出并传输与所谓的总线宽度相对应的多个比特。通常，在多个并行导线上输出并行数据，但还可以在光缆、电缆中和/或在空中无线地在多个波长或频率上同本文档来自技高网...

【技术保护点】
一种用于识别具有预定部分的数据分组的接收时间点的系统，所述系统包括：‑解串器，用于：‑从串行数据路径接收串行数据，‑从所述串行数据路径导出具有第一频率的第一时钟信号，以及‑导出具有第二频率的第二时钟信号，所述第二频率是所述第一频率除以预定整数，‑向具有预定数量的并行数据路径的并行数据总线输出并行数据，所述并行数据与所述串行数据有关，并且所述并行数据是根据所述第二时钟信号输出的，‑识别器，被适配为：识别所述并行数据路径中在其中输出所述预定部分的至少一部分的一个并行数据路径，‑定时设备，被适配为：根据所述并行数据路径中所识别的一个并行数据路径和所述第二时钟信号来估计所述时间点。

【技术特征摘要】
【国外来华专利技术】2011.09.02 US 61/530,7631.一种用于识别具有预定部分的数据分组的接收时间点的系统，所述系统包括：-单个解串器，用于：-从串行数据路径接收串行数据，-从所述串行数据路径导出具有第一频率的第一时钟信号，以及-导出具有第二频率的第二时钟信号，所述第二频率是所述第一频率除以预定整数，-向具有预定数量的并行数据路径的并行数据总线输出并行数据，所述并行数据与所述串行数据有关，并且所述并行数据是根据所述第二时钟信号输出的，-识别器，被适配为：识别所述并行数据路径中在其中输出所述预定部分的至少一部分的一个并行数据路径的路径号，-定时设备，被适配为：根据所述并行数据路径中所识别的一个并行数据路径的路径号和所述第二时钟信号来估计所述时间点。2.根据权利要求1所述的系统，还包括：一个或更多个先进先出元件，用于从所述并行数据路径接收数据并根据第三时钟信号输出数据。3.根据权利要求1所述的系统，还包括：-一个或更多个附加解串器，所述附加解串器中的每一个附加解串器用于：-从单独的串行数据路径接收串行数据，-向具有预定数量的并行数据路径的单独的并行数据总线输出并行数据，所述并行数据与所述串行数据有关，并且所述并行数据是根据附加时钟信号输出的，其中，所述识别器被适配为：识别所述并行数据路径中在其中输出所述预定部分的至少一部分的一个并行数据路径的路径号，以及其中，所述定时设备被适配为：根据所述并行数据路径中所识别的一个并行数据路径的路径号和所述附加时钟信号来估计所述时间点，其中，根据所述附加时钟信号向所述并行数据路径中所识别的一个并行数据路径输出所述并行数据。4.根据前述权利要求中任一项所述的系统，其中，所述识别器被适配为：识别多个并行数据路径，在所述多个并行数据路径中的每一个并行数据路径中，至少输出数据分组的预定部分，并且所述定时设备被适配为：针对所述多个并行数据路径中的每一个并行数据路径，根据所述并行数据路径中所识别的一个并行数据路径的路径号和所述第二时钟信号来估计时间点，其中，根据所述第二时钟信号向所述并行数据路径中所识别的一个并行数据路径输出所述并行数据。5.根据权利要求1至3中任一项所述的系统，还包括：解码器，具有输入端和输出端，所述解...

【专利技术属性】
技术研发人员：彼得·埃克奈尔，
申请(专利权)人：纳派泰克股份公司，
类型：发明
国别省市：丹麦;DK