一种高性能门控游标型时间数字转换器制造技术

本发明专利技术属于集成电路技术领域，具体为一种高性能门控游标型时间数字转换器。其包括：相频检测器，用于检测两路输入信号的上升沿并比较频率；模式判决器，根据输入信号的幅度自动选择量化模式；量化单元先通过一位DSSA结构实现第一级量化，再由Vernier GRO对输入信号进行第二级量化；多相计数器，用来读取Vernier GRO的量化结果；环路锁定加速单元，记录出现在TDC死区中的输入信号上升沿的数目和类别，对TDC输出进行校准；评估逻辑电路，对多相计数器输出进行加和操作，并根据PFD输出频率比较结果对TDC的输出进行原补码的变换。本发明专利技术得到的时间数字转换器分辨率高、测量范围大且采样速率大。

【技术实现步骤摘要】

本专利技术属于锁相环集成电路
，具体涉及一种应用于小数分频全数字锁相环中的高性能门控游标型时间数字转换器（TDC）。
技术介绍
时间数字转换器，能够测量信号间的微小时间间隔，在科学研究和工程
有广泛应用，如高能物理中的粒子生命周期测量，激光探测，医疗成像，芯片上jitter测量，飞行时间（TOF）测量等等。随着微电子设计和工艺水平的不断提高，TDC的分辨率等性能指标随之提高，开始越来越多地应用在全数字锁相环中。全数字锁相环（ADPLL）相对于传统的模拟锁相环具有可移植性好，可集成度高等优势，是近年来的一个研究热点。TDC是ADPLL的重要组成部分，TDC把参考时钟信号REF和DCO反馈信号CKV的相位差转化为数字信号输出。ADPLL的带内相位噪声主要由TDC决定，TDC对带内相位噪声的贡献如式（1）所示，ΔtTDC代表TDC的分辨率，fREF代表参考时钟频率，由式（1）可以看出高分辨率和高采样速率能够带来更小的相位噪声。此外，TDC还应具备足够的测量范围，在环路未锁定状态，TDC的输入信号幅度也非常大，例如，对于40MHz参考时钟的II型锁相环，最大幅度可达25ns，这时需要非常大的测量范围才能满足要求。综上，提高分辨率、采样速率和测量范围是TDC设计的主要目标。STDC=(2π·ΔtTDCTDCO)2·112fREF---(1)]]>分辨率、采样速率和测量范围等性能指标是相互影响与制约的，在设计时需要折衷考虑。为了提高TDC的性能，研究者们提出了多种不同结构的TDC。游标环形时间数字转换器（Vernier Ring TDC）【1】具有12bit的大测量范围和8ps的高分辨率，采样速率为15MHz。自选择逐次逼近时间数字转换器（DSSA TDC）【2】具有高达80MHz的采样速率和10ps的分辨率，测量范围为10ns。门控游标型时间数字转换器（Gated-Vernier TDC）【3】有粗量化和细量化两种模式来适应环路未锁定和锁定两种状态下对TDC的要求。但是传统的门控游标型时间数字转换器受制于其相位比较器的结构缺点，细量化模式下的测量范围很小，门控环形振荡器的设计受限，制约了对分辨率、采样速率、测量范围之间折衷关系的提高。当应用于小数分频锁相环中时，难以既满足测量范围的要求，又获得较高的采样速率和分辨率。传统的门控游标型时间数字转换器【3】主要存在两个问题：第一个问题是细量化模式下测量范围很小，只有120ps。图2（a）所示为传统门控游标型时间数字转换器中的相位比较器结构，它由两个非门和一个SR锁存器构成,输入端In1和In2分别接快速门控环形振荡器（以下简称快环振）和慢速门控环形振荡器（以下简称慢环振）的输出端。当输入信号In1stop的上升沿超前于In2时start，相位比较器被触发，输出信号Out变为高电平，如（b）所示。但是这种比较器结构不仅比较输入的上升沿，也对下降沿作比较。当In1下降沿滞后In2大于120ps时，比较器被错误地触发，如（c）所示，这就限制了输入信号的幅度不能超过这一阈值，从而制约了TDC的测量范围的提升。第二个问题是门控环形振荡器的设计受限，制约了分辨率、测量范围和采样速率这种关系的提高。假设没有问题一所述的相位比较器对测量范围的制约，细量化模式下影响测量范围的主要因素有快环振的振荡周期TGRO，快环振延时单元的延时值τ2，慢环振和快环振延时单元的延时值之差Δtdelay，参考时钟周期TREF，和PFD、DSSA、复位电路的延时值之和tsum，其测量范围tMR计算公式为tMR=min{TGRO2,TREF-tsumτ2·Δtdelay本文档来自技高网...

【技术保护点】
一种高性能门控游标型时间数字转换器，其特征在于：包括相频检测器、模式判决器、量化单元、多相计数器、环路锁定加速单元和评估逻辑电路；其中：相频检测器，用于检测两路输入信号的上升沿并比较它们的频率；模式判决器，根据输入信号的幅度自动选择量化模式；量化单元，包括一位自选择逐次逼近结构和游标门控环形振荡器，游标门控环形振荡器包括一个相位比较器阵列、一个快速门控环形振荡器和一个慢速门控环形振荡器；输入信号通过量化单元的一位自选择逐次逼近结构实现第一级量化，一位DSSA输出EN_S和EN_F信号，作为两个门控环形振荡器即快速门控环形振荡器和慢速门控环形振荡器的振荡使能信号；游标门控环形振荡器根据时延单元的延时值或延时差值对输入信号进行第二级量化；多相计数器，用来读取游标门控环形振荡器的量化结果；环路锁定加速单元，用于记录出现在TDC复位过程中的输入信号上升沿的数目和类别。评估逻辑电路，用于对多相计数器输出进行加和操作，其将两级量化结果合并，并根据相频检测器输出的频率比较结果对TDC的输出进行原补码的变换，最后再根据环路锁定加速单元的记录结果对TDC输出进行校准。

【技术特征摘要】
1.一种高性能门控游标型时间数字转换器，其特征在于：包括相频检测器、模式判
决器、量化单元、多相计数器、环路锁定加速单元和评估逻辑电路；其中：
相频检测器，用于检测两路输入信号的上升沿并比较它们的频率；
模式判决器，根据输入信号的幅度自动选择量化模式；
量化单元，包括一位自选择逐次逼近结构和游标门控环形振荡器，游标门控环形
振荡器包括一个相位比较器阵列、一个快速门控环形振荡器和一个慢速门控环形振荡
器；输入信号通过量化单元的一位自选择逐次逼近结构实现第一级量化，一位DSSA
输出EN_S和EN_F信号，作为两个门控环形振荡器即快速门控环形振荡器和慢速门
控环形振荡器的振荡使能信号；游标门控环形振荡器根据时延单元的延时值或延时差
值对输入信号进行第二级量化；
多相计数器，用来读取游标门控环形振荡器的量化结果；
环路锁定加速单元，用于记录出现在TDC复位过程中的输入信号上升沿的数目
和类别。
评估逻辑电路，用于对多相计数器输出进行加和操作，其将两级量化结果合并，
并根据相频检测器输出的频率比较结果对TDC的输出进行原补码的变换，最后再根
据环路锁定加速单元的记录结果对TDC输出进行校准。
2.根据权利要求1所述的高性能门控游标型时间数字转换器，其特征在于：所述模
式判决器由一位delay-line TDC和两位状态机组成；所述一位delay-line TDC的输入
端接模式判决器的两路输入信号，输出端接两位状态机的第一输入端；两位状态机的
第二输入端接参考时钟，两位状态机的输出端即为模式判决器的输出端。
3.根据权利要求1所述的高性能门控游标型时间数字转换器，其特征在于：所述量
化单元由mode的逻辑值决定量化时是粗量化或者细量化。
4.根据权利要求1所述的高性能门控游标型时间数字转换器，其特征在于：游标门
控环形振荡器中的相位比较器阵列由两个单脉冲发生电路、一个SR锁存器和两个二
输入与门和两个反相器组成；所述单脉冲发生电路分为第一单脉冲发生电路和第二单
脉冲发生电路；其中：所述第一单脉冲发生电路的输入端接相位比较器的第一...

【专利技术属性】
技术研发人员：李巍，高源培，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海;31