一种测试FPGA的装置与方法制造方法及图纸

本发明专利技术提供了一种测试FPGA的装置与方法。该测试FPGA的装置位于FPGA芯片内，包括：自测试控制器，用于按照预设时序生成地址生成信号和回读使能信号；地址生成器，用于在地址生成信号的驱动下，生成遍历被测试的FPGA配置阵列的地址，并使该地址对应的FPGA配置阵列处于相应的读写状态；数据生成器，用于在回读使能信号的作用下，对于由地址生成器提供的每一个地址，依据该地址，首先从FPGA配置阵列读取配置数据，对该配置数据进行变换形成一组新的测试配置数据，然后将新产生的测试配置数据重新写回至FPGA配置阵列的该地址。本发明专利技术减少了从芯片外部串行加载测试配置的次数，提升了测试效率，降低了测试成本。

【技术实现步骤摘要】

本专利技术涉及现场可编程门阵列(Field programmable Gate Array，简称FPGA)设计领域，特别涉及一种测试FPGA的装置与方法。
技术介绍
FPGA的生成测试一般由多个测试阶段(test session)组成，一个测试阶段FPGA测试可大致分为3个步骤：1、加载测试配置；2、加载激励；3、观测测试响应。测试配置加载的目的在于，将其配置成特定的电路结构，以方便测试。测试配置码为一串二进制编码，其长度可达数千万至数亿位，通过串行下载至FPGA的配置位阵列中，从而完成一次测试配置加载。随后，施加测试激励以获得测试响应。通过将获得的测试响应与期望的测试响应进行比较，判断FPGA是否存在故障。随着FPGA规模不断提升、FPGA的功能日趋复杂，测试配置码的体积不断增大。从而导致，测试配置的加载时间增加，测试配置次数增多。在上述过程中，加载测试配置所占用的时间约占整个测试时间的90％～98％，因此，缩短测试配置加载时间，对缩短测试总时间具有重要意义。由于配置位的数量迅速增长，单纯提高配置速度，难以满足现代FPGA的测试要求。特别是，FPGA中IO端口的数量相对于FPGA内部逻辑规模不断减小，FPGA的可观察性和可控制性呈下降趋势，导致依靠优化测试配置，压缩测试配置次数的方法，在优化空间上受到了越来越多的局限。为此，在FPGA设计过程中，往往采用可测试性设计手段，以提高测试效率。目前典型的可测试性设计手段有两类。第一类方法的基本思想是改变FPGA内部逻辑和互连结构，使其满足一定的可测试性规则，降低FPGA的复杂度。但是该类方法需要满足苛刻的设计约束，对FPGA性能产生较大影响。第二类方法是在FPGA设计过程中插入内建自测试电路，该电路主要包括激励产生电路和响应分析电路，测试激励不必通过IO从外部施加，测试响应也不必通过IO引出观察，从而缓解了FPGA中IO端口数量相对于FPGA内部逻辑规模不断减小造成的影响。该类方法对结构较为规整的FPGA较为有效，但随着FPGA阵列规模的日益复杂，这类方法所带来的优化效果受到很大影响。申请人发现现有技术存在如下技术缺陷：加载测试配置带来的开销非常大，从而影响了测试效率，提高了测试成本。
技术实现思路
(一)要解决的技术问题为解决上述的一个或多个问题，本专利技术提供了一种测试FPGA的装置与方法，以减小测试配置加载的开销。(二)技术方案根据本专利技术的一个方面，提供了一种测试FPGA的装置，该测试FPGA的装置位于FPGA芯片内，包括：自测试控制器，用于按照预设时序生成地址生成信号和回读使能信号；地址生成器，用于在地址生成信号的驱动下，生成遍历被测试的FPGA配置阵列的地址，并在生成每一个地址后，使该地址对应的FPGA配置阵列处于相应的读写状态；数据生成器，用于在回读使能信号的作用下，对于由地址生成器提供的每一个地址，依据该地址从FPGA配置阵列读取配置数据，对该配置数据进行变换形成一组新的配置数据，并将该新配置数据重新写回至FPGA配置阵列的该地址。根据本专利技术的另一个方面，还提供了一种测试FPGA的方法，其基于上述的测试FPGA的装置，包括：步骤A，从片外加载测试码至配置阵列，随后施加一组测试激励，观察测试响应，若得到正确响应，则启动自测试控制器；步骤B，自测试控制器收到启动命令后，重置地址生成器，使地址值为最低地址-1，并配置数据生成器，使数据生成器可以利用步骤A中所采用的测试配置通过变换和叠加产生新的激励；步骤C，地址生成器被重置后，接收自测试控制器发出的地址加1指令，并判断当前地址是否已超过最高地址，若未超过最高地址则进入步骤D，否则进入步骤E；步骤D，自测试控制器生成回读使能信号，并将该回读使能发送至数据生成器；数据生成器在回读使能信号的作用下，对于由地址生成器提供的地址，从中读取回配置数据，然后对该配置数据进行变换形成一组新的配置数据，并将该新配置数据重新写回至FPGA配置阵列的该地址中；步骤E，自测试控制器发出测试配置变换完成信号，等待外部的测试设备施加测试激励观察测试响应；步骤F，在确认测试响应与期望响应一致后，向自测试控制器发出继续指令，自测试控制器判断当前的测试配置是否仍可以通过数据生成器的变换产生出新的测试配置，若可以进入步骤A，否则进入步骤G；步骤G，若所有测试配置已经加载完成，则结束，否则向自测试控制器发出重置指令并返回步骤A。(三)有益效果从上述技术方案可以看出，本专利技术测试FPGA的装置与方法具有以下有益效果：(1)位于FPGA芯片内，将FPGA配置存储器中的测试配置变换成为另一组有效的测试配置，从而减少了从芯片外部串行加载测试配置的次数，提升了测试效率，降低了测试成本；(2)不需要在FPGA阵列中插入任何逻辑，从而该测试FPGA的装置不会对现有FPGA阵列的功能和性能产生影响，并且，该测试FPGA的装置对用户完全透明，不影响产品的应用；(3)具有较小的面积开销且不占用核心芯片面积，在降低测试成本的同时对生成成本的影响很小。附图说明图1为根据本专利技术实施例的测试FPGA的装置的结构示意图；图2为图1所示测试FPGA的装置中地址生成器的结构示意图；图3为图1所示测试FPGA的装置中数据生成器的结构示意图；图4为图3所示数据生成器中配置块Conf.CLB的结构示意图；图5为配置块Conf.CLB中sw_cell的寄存器链片段与交换矩阵单元配置位对应关系的示意图；图6根据本专利技术实施例的测试FPGA的装置中自测试控制器的控制流程图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。本专利技术的测试FPGA的装置及方法，通过利用数据生成器和地址生成器中的反馈和叠加装置，将FPGA配置存储器中的测试配置变换成为另一组有效的测试配置，以减少从芯片外部串行加载测试配置的次数，提升测试效率，降低测试成本。在本专利技术的一个示例性实施例中，提出了一种测试FPGA的装置。如图1所示，该测试FPGA的装置包括：数据生成器12、地址生成器14和自测试控制器13。其中，自测试控制器13，用于按照预设时序生成地址生成信号和回读使能信号。地址生成器14，用于在地址生成信号的驱动下，生成遍历FPGA配置阵列11的地址。数据生成器12，用于在回本文档来自技高网...

【技术保护点】
一种测试FPGA的装置，其特征在于，位于FPGA芯片内，包括：一数据生成器、一地址生成器、一自测试控制器；其中，自测试控制器，用于按照预设时序生成地址生成信号和回读使能信号；地址生成器，与被测试FPGA配置阵列相连接，用于在所述地址生成信号的驱动下，生成遍历被测试的FPGA配置阵列的地址，并使该地址对应的FPGA配置阵列处于相应的读写状态；数据生成器，与被测试FPGA配置阵列相连接，用于在回读使能信号的作用下，对于由地址生成器提供的每一个地址，依据该地址，从FPGA配置阵列读取配置数据，对该配置数据进行变换形成一组新的测试配置数据，然后将新产生的测试配置数据重新写回至FPGA配置阵列的该地址。

【技术特征摘要】
1.一种测试FPGA的装置，其特征在于，位于FPGA芯片内，包括：
一数据生成器、一地址生成器、一自测试控制器；其中，
自测试控制器，用于按照预设时序生成地址生成信号和回读使能信
号；
地址生成器，与被测试FPGA配置阵列相连接，用于在所述地址生成
信号的驱动下，生成遍历被测试的FPGA配置阵列的地址，并使该地址对
应的FPGA配置阵列处于相应的读写状态；
数据生成器，与被测试FPGA配置阵列相连接，用于在回读使能信号
的作用下，对于由地址生成器提供的每一个地址，依据该地址，从FPGA
配置阵列读取配置数据，对该配置数据进行变换形成一组新的测试配置数
据，然后将新产生的测试配置数据重新写回至FPGA配置阵列的该地址。
2.根据权利要求1所述的装置，其特征在于：
所述地址生成器，用于在所述地址生成信号的驱动下，通过对地址进
行递增或者递减操作来生成遍历FPGA配置阵列的地址。
3.根据权利要求2所述的装置，其特征在于，对于n位地址的FPGA
配置阵列，该地址生成器为n+1位的移位寄存器链；
对于该n+1位移位寄存器链中的第i个移位寄存器，其中，i＝1、2、……、
n、n+1：
其时钟端均连接至共同的时钟端；
其复位端连接至共同的复位端；
其输出端：当i≠n+1时，连接到两部分：第一部分为第i+1个移位寄
存器的输入端，第二部分为共同的传输门或传输管的控制端，该控制端用
于打开或者关闭读写通道；当i＝n+1时，其输出端连接至第1个移位寄存
器的输入端。
4.根据权利要求1所述的装置，其特征在于，所述数据生成器包括
一条或多条带有反馈的移位寄存器链，每个带有反馈的移位寄存器链由多
个带有反馈的移位寄存器片段组成。
5.根据权利要求4所述的装置，其特征在于，
FPGA配置阵列中的配置位可与带有反馈的移位寄存器链中的某个寄
存器连接，形成逻辑通路；
所述的带有反馈的移位寄存器片段，用于将内部存储的配置数据通过
叠加和反馈转换成新的配置数据。
6.根据权利要求5所述的装置，其特征在于，所述带有反馈的...

【专利技术属性】
技术研发人员：王飞，杨海钢，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：北京;11