提高SDRAM数据传输效率的方法技术

本发明专利技术公开了一种提高SDRAM数据传输效率的方法，应用于采用现场可编程阵列FPGA控制双倍速率同步动态随机存储器DDR2SDRAM的读写操作，首先选定采用的SDRAM芯片，确定读或写命令周期，然后依次编排命令，实现命令周期内时序得到最高的利用，最后由FPGA控制进行数据的高速传输。采用本方法提高了数据处理效率，降低了DDR2SDRAM的设计难度及产生问题的可能性。

【技术实现步骤摘要】

本专利技术涉及数据存储及处理
，尤其是数据通信的数据存储及处理中提高SDRAM数据传输效率的方法。
技术介绍
随着通信技术的发展，需要处理的数据量越来越大，数据的流量控制要求越来越尚，这都要求数据存储和处通能力的提闻，而数据处通能力的提闻，提闻接ロ效率是一种有效的方法。目前的硬件设计中，FPGA (Field Programmable Gate-Array现场可编程阵列)和双倍速率同步动态随机存储器DDR2 SDRAM的结合应用非常普遍。FPGA和DDR2 SDRAM连接处理内容主要是数据读写，DDR2 SDRAM支持的常用命令有7种空操作(NOP)、激活操作(Active)、突发读(Burst Read)、突发写(Burst Write)、自动刷新(Autorefresh)、关 闭(Precharge)、模式寄存器配置(Mode Register Set)。所有的操作命令都是通过信号线RAS_N、CAS_N、WE_N共同控制来实现的。在对DDR2 SDRAM进行存取数据操作之前，首先要对其初始化，即设置DDR2 SDRAM的普通模式寄存器和扩展模式寄存器，确定DDRSDRAM的工作方式，这些设置包括突发长度、突发类型、CAS潜伏期和工作模式以及扩展模式寄存器中的对DDR2 SDRAM内部延迟锁定回路(DLL)的使能与输出驱动能力的设置。初始化完成之后，DDR2 SDRAM便进入正常的工作状态，此时便可对存储器进行读写和刷新。DDR2 SDRAM在ー对差分时钟的控制下工作，命令(地址和控制信号)在每个时钟的上升沿被触发。对DDR2 SDRAM的读和写操作是基于突发的，即从ー个选定的地址单元开始，连续存取已设置长度的地址单元，该长度就是所谓的突发长度。DDR2 SDRAM提供的可编程的读或写的突发长度为2，4或8。数据的存取以ー个激活命令(Active)开始，接着便是读(Burst Read)或写(Burst Write)命令。与激活命令一起被触发的地址位用来选择将要存取的区和页(或行)，与读或写命令一起被触发的地址位用来选择突发存取的起始列单元。读命令被触发后，数据将在I. 5 3个时钟周期之后出现在数据总线上。这个延迟就是所谓的CAS潜伏期(CAS latency)，即从DDR2SDRAM内核读出数据到数据出现在数据总线上所需要的时间。CAS潜伏期的大小与SDRAM的速度和存储器的时钟频率有夫。当要存取ー个不同行的地址单元吋，需要通过ー个关闭(Precharge)操作关闭当前行，以下将Precharge命令称为关闭命令。自动刷新(Autorefresh)命令用来周期性地刷新DDR SDRAM,以保持其内部的数据不丢失。，现有技术采用FPGA作为控制器来控制DDR2 SDRAM的读写操作，FPGA控制器的主要功能包括(I)初始化DDR2 SDRAM ； (2)简化DDR2SDRAM的读写时序。在对DDR2 SDRAM初始化完成之后，就可进行读、写或其他操作。在执行读/写命令之前，先要激活将要读/写的行，之后便可对该行进行突发读/写。这样当一次读写突发长度结束后，如果需要发起下一次读写，就需要发关闭命令结束这一行，然后发激活命令开启下一行，这样才能开始写下一次数据。如何简化读写时序，提高数据处理效率是FPGA控制器设计的主要难题，通常的控制器时序都保留了相当多的空操作，按照激活、读/写、关闭，然后再开启激活的循环次序控制SDRAM读写，数据处理效率不高。
技术实现思路
本专利技术的主要目的是为了解决现有的问题，提供了一种用FPGA控制DDR2 SDRAM的数据存储的方法，充分利用单次读写过程中的空闲时钟，提高了数据处理效率，降低了DDR2 SDRAM的设计难度及产生问题的可能性。—种提高SDRAM数据传输效率的方法，应用于采用现场可编程阵列FPGA控制双倍速率同步动态随机存储器DDR2 SDRAM的读写操作，包括步骤如下步骤I、选定将要采用的SDRAM芯片，根据芯片参数，确定完成单个突发长度读或写操作命令需要的最小时钟数目，定义为tl ；步骤2、根据芯片单个突发长度对应的时钟数目，定义为t2 ；步骤3、确定总周期，如果tl的值大于t2与SDRAM芯片存储库数目的乘积，那么总周期是tl，否则总周期是t2与存储库数目的乘积； 步骤4、根据总周期数，编排控制命令表，从第一个时钟开始，逐个编排每个存储库的命令，使存储库之间相同的命令相差t2个时钟数目，使所有的命令都控制在总时钟周期内，超过总时钟周期范围的，就返回到控制命令表的前面，向后逐个找空闲的时钟周期，如果当前编排的命令和已经安排的存储库的命令位置冲突，将已安排的存储库的命令向后挪动一个时钟位置；步骤5、按照控制命令表控制SDRAM读写。进一步地，所述提高SDRAM数据传输效率的方法，还包括控制命令表编排完后，进行微调，以配合FPGA的时序关键路径要求。所述微调是根据FPGA电路设计确定每个命令占用的时钟数目，对于某个命令，当电路一个时钟内不能提供运算结果，那么就再加一个时钟的时间处理，把整体的控制命令表处理周期增加一个时钟。进一步地，所述步骤3包括步骤步骤3. I、首先确定库存储库O的命令表，第一个时钟位置放置激活命令，然后向后偏移SDRAM芯片参数允许的激活命令与读/写命令之间最小时钟数目，放置读或写命令，接着继续向后偏移SDRAM芯片参数允许的读或写到关闭的时间，放置关闭命令；步骤3. 2、在控制命令表内增加存储库I的命令。在存储库O的激活命令向后偏移t2时钟周期，放置存储库I的激活命令，依次类推，在存储库O的读或写命令向后偏移t2时钟周期放置存储库I的读或写命令，最后放置关闭命令；步骤3. 3、依次类推，确定所有存储库的命令编排，原则上要求所有的命令都控制在总时钟周期内，超过总时钟周期范围的，就返回到控制命令表的前面，向后逐个找空闲的时钟周期，如果当前编排的命令和已经安排的存储库的命令位置冲突，将已安排的存储库的命令向后挪动一个时钟位置。其中，所述当前编排的命令和已经安排的存储库的命令位置冲突时，如果tl的值大于t2与存储库数目的乘积，将已安排的存储库的命令向后挪动一个时钟位置，相应的总周期数增加一个时钟周期；如果tl的值小于t2与存储库数目的乘积，将已安排的存储库的命令向后挪动，总周期数不变，但挪动的数目不能超过总周期数与tl的差。、其中，所述11为激活命令时间，读或写到关闭时间，关闭时间的和。其中，所述SDRAM芯片參数允许的激活命令与读/写命令之间最小时钟数目为tRCD与AL的差，其中tRCD为行寻址到列寻址的延迟，AL为附加反应时间。其中，所述SDRAM芯片參数允许的读或写到关闭的时间具体是指实际的读或写到关闭时间与芯片參数tRAS两者间的大值，所述tRAS是芯片激活至关闭时间。本专利技术的有益效果是FPGA对DDR2 SDRAM的数据处理命令根据时钟统ー编排，确定每个时钟对应的命令，编排的策略是首先找到读或写周期的最短时间，时间越短，效率越高，最后整个命令表的整个时间周期，接近DDR2 SDRAM允许的最短时间，保证了数据处理效率。命令表把命令有规律的流程化，简化了设计组合，減少了产生问题的可能性。同吋，配合FPGA的时序关键路径要本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提高SDRAM数据传输效率的方法，应用于采用现场可编程阵列FPGA控制双倍速率同步动态随机存储器DDR2 SDRAM的读写操作，其特征在于，包括步骤如下 步骤I、选定将要采用的SDRAM芯片，根据芯片参数，确定完成单个突发长度读或写操作命令需要的最小时钟数目，定义为tl ； 步骤2、根据芯片单个突发长度对应的时钟数目，定义为t2 ； 步骤3、确定总周期，如果tl的值大于t2与SDRAM芯片存储库数目的乘积，那么总周期是tl，否则总周期是t2与存储库数目的乘积； 步骤4、根据总周期数，编排控制命令表，从第一个时钟开始，逐个编排每个存储库的命令，使存储库之间相同的命令相差t2个时钟数目，使所有的命令都控制在总时钟周期内，超过总时钟周期范围的，就返回到控制命令表的前面，向后逐个找空闲的时钟周期，如果当前编排的命令和已经安排的存储库的命令位置冲突，将已安排的存储库的命令向后挪动一个时钟位置； 步骤5、按照控制命令表控制SDRAM读写。2.根据权利要求I所述的提高SDRAM数据传输效率的方法，其特征在于，所述提高SDRAM数据传输效率的方法，还包括 控制命令表编排完后，进行微调，以配合FPGA的时序关键路径要求。3.根据权利要求2所述的提高SDRAM数据传输效率的方法，其特征在于，所述微调是根据FPGA电路设计确定每个命令占用的时钟数目，对于某个命令，当电路一个时钟内不能提供运算结果，那么就再加一个时钟的时间处理，把整体的控制命令表处理周期增加一个时钟。4.根据权利要求I所述的提高SDRAM数据传输效率的方法，其特征在于，所述步骤3包括步骤 步骤3. I、首先确定库存储库O的命令表，第一个时钟位置放置激活命令，然后向后偏移SDRAM芯片参数允许的激活命令与读/写命令之...

【专利技术属性】
技术研发人员：周其仲，王文华，张俊，梁凯平，
申请(专利权)人：UT斯达康通讯有限公司，
类型：发明
国别省市：