无须使用逻辑模拟的用于对复杂IC的设计进行校验的方法和装置制造方法及图纸

一种通过使用事件测试器和现场可编程门阵列（ＦＰＧＡ）或仿真器板的组合，用于对复杂ＩＣ的设计进行校验的方法和装置。该设计校验方法消除了在当今设计校验中成为瓶颈的逻辑模拟。因为从设计校验流程中消除了较慢的模拟，因此在设计出样用于制造之前能完成大范围设计校验，而且由于大范围设计校验变为可能，所以消除了批量生产前对原型的需要。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及用于对复杂IC的设计进行校验的方法和装置，更具体地说，涉及用于无须使用逻辑模拟，通过以高速度和低成本使用基于事件的测试系统，对复杂IC(诸如系统芯片SoC)的设计进行评估和校验(validation)的方法和装置。
技术介绍
目前，VLSI设计使用高级描述语言，诸如Verilog和VHDL以块和子块进行描述。然后，使用Verilog/VHDL逻辑模拟器，以行为级和门级对这些Verilog/VHDL设计进行模拟。这种设计环境称为电子设计自动化(EDA)环境。EDA环境中的模拟旨在将设计制作成硅IC之前检查其功能性和性能。目前，模拟速度太慢以致不能进行整个芯片模拟，因此，当今的设计仅可以部分地进行验证。设计校验是复杂IC设计中最重要和最困难的一个任务，因为没有完整的功能验证，就不会发现并去除设计错误。同时，整个芯片级的设计校验在产品开发周期中是绝对必要的。因为目前设计上的较慢的模拟速度以及较大的规模，用当今的工具和方法(见M.Keating和P.Bricaud，“Reuse methodology manual for system-on-a-chipdesign”，Kluwer academic publishers，0-7923-8175-0，1998；R.Rajsuman，“System-on-a-ChipDesign and Test”，Artech HousePublishers Inc.，ISBN 1-58053-107-5，2000)，芯片级的设计校验几乎是不可能实现的任务。设计校验是任何系统设计项目，诸如上述的SoC设计(R.Rajsuman，“System-on-a-ChipDesign and Test”，2000)中最重要的一个任务。设计校验是指确定系统可以做到它想要做的事情。从本质上说，其提供了系统操作方面的置信度。设计校验的目的是证明产品的确按预期工作(发现它是否按预期工作)。复杂IC的设计校验可被视为对硬件操作的校验，包括功能性和时序性能。在如今的技术中，设计校验通过大量行为、逻辑和时序模拟，和/或通过仿真，和/或通过硬件原型来获得。在IC设计的开始阶段，伴随着规格的开发(specificationdevelopment)和RTL(寄存器传输级)编码，行为模型被开发出来，以便能创建用于系统模拟的测试平台(testbench)。在开始阶段，目标通常是开发一组好的块级测试程序组(test suites)和测试实例(test cases)，这是在寄存器传输级(RTL)设计和功能模型被确定时完成的。有效的校验取决于测试质量和测试平台的完备性、各个模型的抽象层次、EDA工具和模拟环境。设计校验策略遵循设计层次。首先，以独立的方式检查叶片级(leaf level)块的正确性。在这些块的功能性检查之后，按照交互的类型和数据的内容，检查这些块之间的接口的正确性。下一个及最重要的一个步骤是在整个芯片模型上运行应用程序软件或等效测试平台。由于软件的应用仅能通过芯片上软件的运行时间执行来验证，因此需要硬件-软件的协同模拟。协同模拟能在指令集体系结构(ISA)级、总线功能模型(BFM)级或使用行为C/C++模型实现。除协同模拟外，目前使用的用于校验的其他技术是仿真和/或硬件原型(见C.Flynn“Developing an emulationenvironment”，Integrated System Design Magazine，pp.46-52，April2001；A.Dieckman“HW-SW”co-verification with emulation，co-simulaion and FPGA based prototyping”，Proceedings of Design andTest in Europe，pp.98-101，2001；R.Ulrich et al.“Debugging of FPGAbased prototypes-A case study”，Proceedings of Design and Test inEurope，pp.109-113，2001)。仿真系统的成本非常高(百万美元的量级)。但是，其速度远远快于协同模拟的速度(仿真提供约100K至1M时钟周期/秒的速度)。在设计的不同级的模拟速度的大致比较的说明如图1所示。在这里，如上所述，BFM表示总线功能模型级，ISA表示指令集体系结构级，以及RTL表示寄存器传输级。另外，图1中的“Logic”表示例如用在网表(netlist)中的门级。现有的任何工具和方法学都不允许大量运行用于设计校验的软件应用程序，因此，只有有限数量的芯片的功能可以被确认。尽管可由工程师使第一个硅(silicon)具有完整功能而做出最佳尝试，但是当以晶片级进行测试时，仅约80％的设计可以正确地工作，而当第一次放入系统中时，则有一半以上出现失败。这主要是因为缺乏利用足够数量的实际软件应用程序运行的系统级校验。由于设计校验因使用EDA模拟工具而非常麻烦且仍然较慢，因此基于FPGA的原型技术仍显差强人意(见A.Dieckman“HW-SWco-verification with emulation，co-simulation and FPGA basedprototyping”，Proceedings of Design and Test in Europe，pp.98-101，2001；R.Ulrich et al.“Debugging of FPGA based prototypes-A casestudy”，Proceedings of Design and Test in Europe，pp.109-113，2001)。因此，在当今技术中执行设计校验的唯一方法是通过硅原型，诸如，制作ASIC本身。图2示例说明了现有技术中的产品开发周期。如图2所示，制作出原型硅。使用该原型硅来开发可在其上执行整个功能校验(系统内测试)的系统板。调试原型芯片的操作中的所有错误。改正设计并最终执行批量生产。更具体地说，在图2中，在阶段21设计者研究待设计的复杂IC的要求。基于在阶段21中的这些要求，设计者在阶段22确定IC的规格。在阶段23中的设计入口过程中，使用高级语言诸如Verilog/VHDL，用块和子块描述IC。在阶段24中，通过设计验证过程25，典型地，通过使用初始测试平台28的逻辑/时序模拟执行初始设计评估。作为逻辑模拟的结果，将产生输入/输出文件或VCD(改值转储value change dump)文件29。VCD文件29中的数据是输入和输出事件关于时间长度或延迟的列表，即事件格式的数据。基于上述产生的设计数据，在由数字30表示的过程中建立硅原型。在该过程中，在阶段31，进行制作以便获得硅原型33。在阶段32和35中检查获得的硅原型的任何错误。如今，这种测试是通过使用IC测试器来进行的，IC测试器是一种基于周期的测试系统，该测试系统具有用于以周期格式生成基于测试模式(testpattern)数据的测试向量的体系结构。基于周期的测试系统(ATE系统)不能直接利用在EDA环境下产生的VCD文件29，因为该VCD文件为本文档来自技高网...

【技术保护点】
一种对复杂集成电路（ＩＣ）的设计进行校验的方法，其中设计过程在电子设计自动化（ＥＤＡ）环境下进行，该方法包括下述步骤：将一现场可编程门阵列（ＦＰＧＡ）连接到一事件测试器；基于在ＥＤＡ环境下产生的设计数据，通过所述事件测试器对 所述ＦＰＧＡ进行内嵌编程，以在该ＦＰＧＡ中建立一等效于预期ＩＣ的ＩＣ；通过所述事件测试器，将从所述ＩＣ设计数据得到的测试向量应用于所述ＦＰＧＡ并评估所述ＦＰＧＡ的响应输出；检测所述响应输出中的错误并通过修改所述ＦＰＧＡ的内嵌 编程来校正设计错误；以及重复所述错误检测和设计校正步骤，直到在所述事件测试器中获得无错误的设计数据为止。

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗基特拉尤斯曼，矢元裕明，
申请(专利权)人：株式会社鼎新，
类型：发明
国别省市：JP[日本]