低压主从触发器制造技术

本公开涉及低压主从触发器，具体涉及一种主从触发器存储电路，其在主锁存的输入处具有部分传送门晶体管。部分传送门晶体管包括上拉时钟使能晶体管，用于选择性地将测试开关的高输出耦合至主锁存器的输入。主锁存器的输入还直接耦合至部分传送门周围的测试开关的低输出。此外，提供了一种修改的电路布局，其中主锁存器具有三个反相器。第一反相器耦合至主锁存器的输入。第二和第三反相器耦合至第一反相器的输出，第二反相器具有耦合至第一反相器的输入的输出，并且第三反相器具有耦合至主锁存器的输出的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的。

Low Voltage Master-Slave Trigger

【技术实现步骤摘要】
低压主从触发器
本公开涉及一种主从触发器存储电路，并且具体地，涉及晶体管的布置以改善低压标称保持和可变性特性。
技术介绍
存储设备是数字电路中的常见部件。一种类型的存储器是静态随机存取存储器(SRAM)。SRAM单元对每个存储单元使用锁存电路来保存数据值一段时间，而不使用刷新电路。单个D型锁存电路的输出在从经历转换的各种输入切换期间可能是不稳定的。因此，一种解决方案是将两个D型锁存器级联在一起。在这种配置中，第一D型锁存器第一次锁存期望的值，而第二D型锁存器继续输出先前存储的值。在第二次时，第一D型锁存器将先前接收的值输出至第二D型锁存器。这使得输入稳定，可能导致存储电路的总输出可变性较小。包括存储电路的电路的功耗是切换速度的函数。功率等于电流乘以电压。随着切换速度的增加，更多的电流流过电路，功耗增加。随着功耗的增加，电路变得更容易受到由电路耗散功率而产生的热量引起的热故障的影响。热故障会导致不稳定的电信号行为、电路中出现杂散信号或者部件故障。为了试图防止操作期间的热故障，电路设计可以降低源电压。降低源电压的一个意想不到的结果是，随着晶体管的阈值电压接近电路的总源电压，晶体管行为会变得更加不稳定。
技术实现思路
本公开旨在不增加电路面积或动态功耗的情况下改善主从触发器存储电路中的低压标称保持和可变性的晶体管布局。本公开旨在具有重新构造的晶体管布局的主从触发器存储电路，在不增加电路面积或动态功率要求的情况下改善低压标称保持和可变性特性。该电路通过将主锁存器的输入耦合至部分传送门周围的测试开关的低输出来减少标称保持临界路径中的晶体管数量。此外，第一反相器被耦合至主锁存器的输入，第二和第三反相器被耦合至第一反相器的输出。第二反相器的输出耦合至第一反相器的输入，并且第三反相器的输出耦合至主锁存器的输出。第一和第二反相器是时钟使能的，并且第三反相器是复位使能的，使得时钟信号和复位信号在主锁存器内不反相。附图说明图1是主从触发器存储电路的高级框图。图2是主从触发器存储电路的中间级框图。图3是根据一个实施例的主从触发器存储电路的时序图。图4A是根据一个实施例的主从触发器的前一半的示意图。图4B是图4A的主从触发器的后一半的示意图。图5是根据一个实施例的主从触发器的后一半的示意图。具体实施方式在下面的描述中，阐述了特定的具体细节以提供对本公开的各种实施例的完整理解。然而，本领域技术人员将理解，在没有这些具体细节的情况下也可以实践本公开。在其他情况下，没有具体描述与电子部件和制造技术相关联的已知结构以避免不必要地模糊本公开的实施例的描述。除非上下文另有要求，否则在说明书和权利要求中，词语“包括”及其变体具有开放包容的意义，即“包括但不限于”。本说明书中提到“一个实施例”是指结合该实施例描述的特定特征，结构或特性包括在至少一个实施例中。因此，说明书各个地方出现的措辞“在一个实施例中”并不一定都是指同一实施例。此外，特定的特征、结构和特性可以在一个或多个实施例中以任何适当的方式来组合。如本说明书和所附权利要求中所使用的，单数形式“一个”和“该”包括多个参照物，除非另有明确说明。还应该注意，除非另有明确指定，否则术语“或者”的含义一般包括“和/或”。如本说明书和所附权利要求所使用的，使用“对应”用于描述所参照对象之间的比率或相似性。术语“对应”或其一种形式不应表示精确的形状或尺寸。本文描述了晶体管布局的具体实施例；然而，本公开和对特定布置、尺寸和细节以及处理步骤的顺序的引用是示例性的，不应限于所示。提到部件的耦合表示部件利用连接件直接耦合到一起的实施例以及部件通过另一部件耦合到一起的实施例。图1是根据一个实施例的主从触发器100存储电路的高级框图。主从触发器100具有五个输入和一个输出。输入包括数据信号D0、测试输入信号TI、测试使能信号TE、时钟信号C和复位信号R。输出是数据输出Q0。每个输入和输出都是二进制数字信号，具有与提供给主从触发器100的高功率信号和低功率信号相对应的高值和低值。高值可以用“1”表示，而低值可以用“0”表示，那些值不对应于任何特定的功率值。主从触发器100接收并存储数据信号D0，并输出数据输出Q0。信号的存储和输出由时钟信号C控制。另外，当测试使能信号TE使能测试电路时，主从触发器100可以在数据输出Q0上输出测试输入信号TI。为了实施上述功能，主从触发器100实施SRAM的类型，其中，测试开关102选择输入到主从触发器100中，并且主锁存器104与从锁存器106级联，从锁存器106接收来自反相器108的反向时钟信号。测试开关102包括多路复用器，该多路复用器在第一输入A处的数据信号D0与第二输入B处的测试输入信号TI之间进行选择。多路复用器被测试使能信号TE控制，以控制两个输入A、B中的哪一个被传送至测试开关102的输出Q。在其他实施例中，其他类型的开关可用于测试开关102。测试开关102的输出Q被提供给主锁存器104的数据输入D1。主锁存器104还接收复位信号R和时钟信号C。主锁存器104输出数据输出Q1。在一些实施例中，主锁存器104是D型锁存器，其具有如下面的表1所示的真值表。如真值表所示，D型锁存器的数据输出Qn受四个参数的影响：数据输入D处的值、时钟信号C处的值、复位信号R处的值以及先前的数据输出Qn-1。如果复位信号R为0，则数据输出Qn为1，而与其他输入的值无关。这一条件集合可以称为复位或清除阶段。如果复位信号R为1且时钟为0，则数据输出Qn等于数据输入D处的值，而不管先前的数据输出Qn-1。这一条件集合可以称为设置或建立阶段。如果复位信号R为1且时钟信号C为1，则数据输出Qn都等于先前数据输出Qn-1的值，而不管数据输入D处的值如何。该条件集合可以称为保持或存储阶段。因此，数据输入D处的值可以在设置阶段被接收，在保持阶段被存储和输出，以及在复位阶段被复位。表1数据输出Q1被提供给从锁存器106的数据输入D2。从锁存器106还接收复位信号R和反相时钟信号从锁存器106输出数据输出Q2作为存储电路100的数据输出Q0。在一些实施例中，从锁存器106是D型锁存器，其具有如上表1所示的真值表。主从触发器100配置具有相反时钟电平触发的锁存器，这有助于稳定数据输出Q。在一些实施例中，例如图4B所示的实施例，从锁存器106通过反相器108的输出被相反时钟触发。在其他实施例中，例如图5中的实施例，从触发器106被相反时钟电平触发，而不需要反相器108。表1是D型锁存器的性能的近似或理想化。在现实世界的实施中，由于任何数量的原因，信号随时间变化。锁存器输出可能发生变化的一个原因通常是通过锁存器的电路传播的信号的定时会引起不希望的行为。例如，数据输入可在时钟信号之后到达，该时钟信号被假定锁存并保持数据值。其他问题可能是设备以在接近设备的操作极限时操作设备而引入非理想行为的时钟速度或功率等级运行。如上所讨论的，设计偏好推动设备更快且在较低的功率等级下操作。触发器中存在一个特定问题，即在这些条件下发生保持时间要求的高变化。在一些以前的设计中，保持时间性能可能劣化，使得上升或下降保持时间在一系列操作电压范围内变得不期望。随着严重劣化的保持时间，向主从触发器100写入1或0变得不可能。在一些实施本文档来自技高网...

【技术保护点】
1.一种设备，包括：主从触发器存储电路，包括：主锁存器，包括：第一反相器，耦合至所述主锁存器的输入；第二反相器，具有耦合至所述第一反相器的输出的输入，并且具有耦合至所述主锁存器的输出的输出；和第三反相器，具有耦合至所述第二反相器的输出的输入，并且具有耦合至所述第二反相器的输入的输出；以及从锁存器，耦合至所述主锁存器。

【技术特征摘要】
2018.02.08 US 15/892,3081.一种设备，包括：主从触发器存储电路，包括：主锁存器，包括：第一反相器，耦合至所述主锁存器的输入；第二反相器，具有耦合至所述第一反相器的输出的输入，并且具有耦合至所述主锁存器的输出的输出；和第三反相器，具有耦合至所述第二反相器的输出的输入，并且具有耦合至所述第二反相器的输入的输出；以及从锁存器，耦合至所述主锁存器。2.根据权利要求1所述的设备，其中所述第一反相器包括：第一晶体管，具有直接耦合至所述主锁存器的输入的栅极以及直接耦合至高电压线的第一端子；以及第二晶体管，具有直接耦合至所述主锁存器的输入的栅极、直接耦合至低电压线的第一端子以及耦合至所述第一晶体管的第二端子的第二端子。3.根据权利要求1所述的设备，其中所述第一反相器是通过低时钟信号而时钟使能的。4.根据权利要求3所述的设备，其中所述第一反相器包括：第一晶体管，具有直接耦合至所述主锁存器的输入的栅极以及直接耦合至高电压线的第一端子；第二晶体管，具有直接耦合至所述主锁存器的输入的栅极、直接耦合至低电压线的第一端子以及耦合至所述第一晶体管的第二端子的第二端子；以及第三晶体管，具有耦合至时钟输入的栅极、直接耦合至所述主锁存器的输入的第一端子以及耦合至所述低电压线的第二端子。5.根据权利要求1所述的设备，其中所述第三反相器是通过低时钟信号而时钟使能的。6.根据权利要求5所述的设备，其中所述第二反相器是通过高复位信号而复位使能的。7.根据权利要求1所述的设备，其中所述第二反相器是复位使能的。8.根据权利要求1所述的设备，其中所述从锁存器包括：第一反相器，具有耦合至所述从锁存器的输入的输入；第二反相器，具有耦合至所述从锁存器的第一反相器的输出的输入，并且具有耦合至所述从锁存器的输出的输出；以及第三反相器，具有耦合至所述从锁存器的第一反相器的输出的输入，并且具有耦合至所述从锁存器的第一反相器的输入的输出。9.一种设备，包括：主从触发器，包括：主锁存器，包括：数据输入；时钟输入；高电压线；低电压线；第一晶体管，具有直接耦合至所述数据输入的栅极以及直接耦合至所述高电压线的第一端子；第二晶体管，具有直接耦合至所述数据输入的栅极、直接耦合至所述低电压线的第一端子以及耦合至所述第一晶体管的第二端子的第二端子；以及第三晶体管，具有直接耦合至所述时钟输入的栅极、直接耦合至所述数据输入的第一端子以及耦合至所述低电压线的第二端子。10.根据权利要求9所述的设备，其中所述第一晶体管和所述第二晶体管形成第一反相器。11.根据权利要求9所述的设备，还包括：第四晶体管，具有直接耦合至所述第二晶体管的第二端子的栅极以及直接耦合至所述高电压线的第一端子；以及第五晶体管，具有直接耦合至所述第二晶体管的第二端子的栅极、耦合至所述低电压线的第一端子以及直接耦合至所述第四晶体管的第二端子的第二端子。12.根据权利要求11所述的设备，还包...

【专利技术属性】
技术研发人员：A·K·特里帕希，A·弗玛，A·格罗弗，D·K·比哈尼，T·罗伊，T·阿格拉瓦尔，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：荷兰,NL