使用减少引脚数量的互连端子的非易失性存储器制造技术

可以经由串行通信接口在多个互连端子的第一互连端子处从存储器设备接收第一信号，该第一信号指示存储器设备包括NAND型存储器设备。可以确定是否已经在多个互连端子的第二互连端子处从存储器设备接收到指示NAND型存储器设备被初始化的第二信号。响应于确定已经从存储器设备接收到指示NAND型存储器设备被初始化的第二信号，可以在第二互连端子和第三互连端子处执行与NAND型存储器设备相关联的操作。

【技术实现步骤摘要】
使用减少引脚数量的互连端子的非易失性存储器附图说明图1A示出了根据本公开的实施例的具有用于通过串行通信接口控制NAND型存储器设备的NAND存储器控制器的处理系统。图1B是根据本公开的实施例的具有多个收发器的组件的框图，所述收发器可在串行通信接口内使用以与NAND存储器设备通信。图2示出了根据本公开的实施例的初始化具有减少数量的互连端子的NAND型存储器设备的示例。图3示出了根据本公开的一些实施例的在具有减少数量的互连端子的NAND型存储器设备上执行读操作的示例。图4示出了根据本公开的实施例的在具有减少数量的互连端子的NAND型存储器设备的NAND存储器单元上执行写操作的示例。图5是根据本公开的实施例的在具有减少数量的互连端子的NAND型存储器设备上执行操作的示例方法的流程图。图6是根据本公开另一实施例的基于接收信号对确定的NAND设备执行操作的示例方法的流程图。图7示出了根据一个实施例的具有带有串行接口逻辑的NAND存储器控制器的片上系统(SOC)设计。图8示出了根据某些实施例的具有带有串行接口逻辑的NAND存储器控制器的计算系统的框图。具体实施方式这里描述的实施例涉及NAND型非易失性存储器(NVM)控制器，其通过串行接口与NVM(例如闪存)通信。闪存是一种可以电擦除和重新编程的电子非易失性计算机存储介质。闪存可以是NAND型或NOR型闪存。这里描述的实施例涉及具有串行接口逻辑的NAND存储器控制器，该串行接口逻辑通过串行接口与NAND闪存通信。NAND闪存可以经由串行外围接口(SPI)总线耦合到处理设备，该SPI总线包括耦合到处理设备的硬件逻辑电路和闪存的多个互连端子。SPI总线可以使用主从架构运行，其中单个主设备具有SPI总线的所有权，允许主设备驱动SPI总线。可以经由SPI总线的互连端子在处理设备和闪存之间提供数据的信号。可以将信号驱动为高值(例如，值1)或低值(例如，值0)以表示数据的单个比特。信号可以随时间在高值和低值之间切换，以表示与由处理设备和/或闪存存储器传输的数据相对应的比特序列。如上所述，一种类型的闪存是NOR闪存。在NOR闪存设备中，存储器设备的每个单元的一端连接到地线，而另一端连接到位线以形成存储晶体管。NOR闪存设备可以经由多个互连端子耦合到SPI总线。例如，NOR闪存可以经由5个互连端子耦合到SPI。但是，对于给定的容量，NOR闪存具有相对大的芯片面积，使得与其他类型的存储器相比，NOR闪存的存储器每比特的成本效益更低。此外，随着新平台增加要存储在系统的闪存中的数据量，NOR闪存每比特的较大芯片面积可能成为设计约束。另一种类型的闪存是NAND闪存。在NAND型存储器设备中，若干存储晶体管串联连接而不是NOR闪存的单个存储晶体管配置。这导致NAND型存储器设备与NOR闪存相比存储器每比特具有更小的芯片面积。然而，与NOR闪存相比，NAND型存储器设备的配置使得NAND型存储器设备执行的操作更加复杂，NOR闪存先前增加了耦合到NAND型存储器设备的互连端子的数量，用于驱动与NAND型存储器设备相关联的操作。与NOR闪存相比，使用NAND型存储器设备的现有解决方案可具有更多数量的互连端子。例如，与NOR闪存相比，NAND型存储器设备可具有多达32个互连端子，NOR闪存可具有5个互连端子。增加数量的互连端子用于驱动NAND型存储器设备可能使NAND闪存集成到处理设备中麻烦且低效。例如，可能必须重写处理设备的所有闪存访问操作以支持在包括更多数量的互连端子的NAND型存储器设备上执行的操作，这是繁琐、耗时且容易出错的。如本文所公开的设备、系统和方法提供了一种系统，该系统包括具有减少数量的互连端子的NAND型存储器设备。减少数量的互连端子可以准许在先前被配置到NOR闪存的系统中使用NAND型存储器设备而不改变系统的硬件(例如，SPI总线)或闪存访问操作。具有减少数量的互连端子的NAND型存储器设备可以增加系统的闪存上可用的数据存储量而不增加闪存的芯片面积，从而提高系统的性能。此外，具有减少数量的互连端子的NAND型存储器设备可以减少需要重写以支持NAND型存储器设备的闪存访问操作的数量，从而进一步改善系统的性能。如上所述，这里还描述了具有串行接口逻辑的NVM控制器的实施例，该串行接口逻辑通过串行接口与NAND型存储器设备一起操作，以用于各种存储器操作，如本文所述的。在一个实施例中，系统的处理设备可以经由具有5个互连端子的SPI总线耦合到NAND型存储器设备。SPI总线的第一互连端子可以将信号从NAND型存储器设备发送到处理设备，该信号指示存储器设备是NAND型存储器设备。例如，当存储器设备是NAND型存储器设备时，NAND型存储器设备可以将第一端子上的信号驱动为高值(例如，值1)。然后，处理设备可以接收具有高值的信号，指示存储器设备包括NAND型存储器设备。可替代地，处理设备可以接收具有低值的信号，指示存储器设备不包括NAND型存储器设备。在接收到指示存储器设备是NAND型存储器设备的信号之后，处理设备可以监视SPI总线的第二互连端子上的第二信号以确定NAND型存储器设备是否已经被初始化。NAND型存储器设备在初始化之前可具有初始延迟(高达1毫秒)。因此，在初始化之前提供给NAND型存储器设备的任何指令可能不被NAND型存储器设备接收。在监视第二信号的同时，处理设备可以确定NAND型存储器设备被初始化。例如，一旦NAND型存储器设备已被初始化，则NAND型存储器设备可将第二信号驱动为高值，指示NAND型存储器设备被初始化。可替代地，具有低值的第二信号可以指示NAND型存储器设备未被初始化。一旦第二信号已经由NAND型存储器设备在第二互连端子处发送到处理设备，第二互连端子可以用作用于在处理设备与NAND型存储器设备之间传输数据的输入/输出(IO)端子。例如，在NAND型存储器设备将第二互连端子上的第二信号驱动为值1以指示NAND型存储器设备被初始化之后，第二互连端子可用于发送包括低值(例如，值0)和高值(例如，值1)的信号，低值和高值对应于与操作相关联的数据。在处理设备确定NAND型存储器设备被初始化之后，处理设备可以在SPI总线的第二互连端子和第三互连端子处执行与NAND型存储器设备相关联的操作。图1A示出了根据本公开实施例的具有NAND存储器控制器115的处理系统100，所述NAND存储器控制器115用于通过串行通信接口112控制NAND型存储器设备125。处理系统100通常可以称为“处理器”或“CPU”。这里的“处理器”或“CPU”应指能够执行对算术、逻辑或I/O操作进行编码的指令的设备。在一个说明性示例中，处理器可包括算术逻辑单元(ALU)、控制单元和多个寄存器。在另一方面，处理器可以包括一个或多个处理核，因此可以是通常能够处理单个指令流水线的单核处理器，或者是可以同时处理多个指令流水线的多核处理器。在另一方面，处理器可以实现为单个集成电路、两个或更多个集成电路，或者可以是多芯片模块的组件(例如，其中各个微处理器管芯包括在单个集成电路封装中并且因此共享单个插槽)。如图1A所示，处理系统(下文中称为“系统”)100可包括各种组件。在一个实施例中，处理系统100可以本文档来自技高网...

【技术保护点】
1.一种处理设备，包括：硬件逻辑电路，其用于实现硬件状态机；以及多个互连端子，其耦合到所述硬件逻辑电路，所述硬件逻辑电路用于：经由串行通信接口在所述多个互连端子中的第一互连端子处从存储器设备接收指示所述存储器设备是NAND型存储器设备的第一信号；确定第二信号是否已经在所述多个互连端子中的第二互连端子处从所述存储器设备被接收到，所述第二信号指示所述NAND型存储器设备被初始化；以及响应于确定指示所述NAND型存储器设备被初始化的所述第二信号已经从所述存储器设备被接收到，在所述多个互连端子中的所述第二互连端子和第三互连端子处执行与所述NAND型存储器设备相关联的操作。

【技术特征摘要】
2017.12.15 US 15/843,5451.一种处理设备，包括：硬件逻辑电路，其用于实现硬件状态机；以及多个互连端子，其耦合到所述硬件逻辑电路，所述硬件逻辑电路用于：经由串行通信接口在所述多个互连端子中的第一互连端子处从存储器设备接收指示所述存储器设备是NAND型存储器设备的第一信号；确定第二信号是否已经在所述多个互连端子中的第二互连端子处从所述存储器设备被接收到，所述第二信号指示所述NAND型存储器设备被初始化；以及响应于确定指示所述NAND型存储器设备被初始化的所述第二信号已经从所述存储器设备被接收到，在所述多个互连端子中的所述第二互连端子和第三互连端子处执行与所述NAND型存储器设备相关联的操作。2.如权利要求1所述的处理设备，还包括：时钟生成电路，其耦合到所述多个互连端子中的第四互连端子，所述时钟生成电路用于生成将在所述多个互连端子中的第四互连端子处提供给所述存储器设备的定时信号。3.如权利要求1所述的处理设备，其中，所述操作是读操作，其中，用于所述读操作的所述硬件逻辑电路用于：在所述第二互连端子和所述第三互连端子处将第一读控制信号发送到所述NAND型存储器设备；在所述第二互连端子处从所述NAND型存储器设备接收第二读控制信号，所述第二读控制信号指示所述NAND型存储器设备准备好提供与所述读操作相关联的数据；以及在所述第二互连端子和所述第三互连端子处从所述NAND型存储器设备接收与所述读操作相关联的所述数据。4.如权利要求1所述的处理设备，其中，所述操作是写操作，其中，用于所述写操作的所述硬件逻辑电路用于：在所述第二互连端子和所述第三互连端子处将第一写控制信号发送到所述NAND型存储器设备；在所述第二互连端子处从所述NAND型存储器设备接收第二写控制信号，所述第二写控制信号指示所述NAND型存储器设备准备好接收与所述写操作相关联的数据；以及在所述第二互连端子和所述第三互连端子处将与所述写操作相关联的所述数据提供给所述NAND型存储器设备。5.如权利要求1所述的处理设备，还包括：采样和保持电路，其用于测量与在所述多个互连端子处接收的信号相关联的值，保持与所述信号相关联的所述值并且产生与所述值相对应的输出；以及数据缓冲器，其能够操作地耦合到所述采样和保持电路，所述数据缓冲器用于存储与所述值相对应的所述输出。6.如权利要求1所述的处理设备，其中，所述硬件逻辑电路还用于：在所述多个互连端子中的所述第二互连端子处从所述存储器设备接收指示所述NAND型存储器设备未被初始化的第三信号。7.如权利要求1所述的处理设备，其中，所述多个互连端子少于七个互连端子。8.一种系统，包括：处理设备，其包括多个互连端子；以及存储器设备，其包括NAND型存储器设备，所述NAND型存储器设备经由串行通信接口在所述多个互连端子处能够操作地耦合到所述处理设备，其中，所述NAND型存储器设备用于经由所述多个互连端子将信号发送到所述处理设备，所述处理设备用于：在所述多个互连端子中的第一互连端子处接收第一信号；基于所述第一信号来确定所述存储器设备包括所述NAND型存储器设备；在所述多个互连端子中的第二互连端子处接收第二信号；基于所述第二信号来确定所述NAND型存储器设备被初始化；以及在所述多个互连端子中的所述第二互连端子和第三互连端子处执行与所述NAND型存储器设备相关联的操作。9.如权利要求8所述的系统，其中，所述多个互连端子中的所述第二互连端子包括两用输入输出端子。10.如权利要求8所述的系统，其中，所述多个互连端子中的...

【专利技术属性】
技术研发人员：朱振宇，C·H·颜，M·亨塞克，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US