半导体装置制造方法及图纸

实施方式提供低成本且通态电阻小的半导体装置。实施方式的半导体装置具备第1导电型的漏极区域；第1导电型的第1半导体区域，设置于上述漏极区域之上；MOSFET，形成于上述第1半导体区域的上部；源极电极，形成为覆盖上述MOSFET；电连接部，是形成于上述第1半导体区域的两侧的一对电连接部，以与上述第1半导体区域电绝缘的状态将上述漏极区域与上述源极电极之间电连接。

Semiconductor Device

The embodiment provides a semiconductor device with low cost and low on-state resistance. The semiconductor device according to the embodiment has a drain region of the first conductive type; the first conductive semiconductor region of the first conductive type is located above the drain region; the MOSFET is formed at the upper part of the first semiconductor region; the source electrode is formed to cover the MOSFET; and the electrical connection part is a pair of junctions formed on both sides of the first semiconductor region to connect with the first half conductance mentioned above. The state of electrical insulation in the body area electrically connects the drain area with the source electrode.

【技术实现步骤摘要】
半导体装置关联申请本申请享受以日本专利申请2017－220305号(申请日：2017年11月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及半导体装置。
技术介绍
在中耐压及高耐压的半导体装置中，超结构造的MOSFET(MetalOxideSemiconductorFieldEffectTransistor：金属氧化物半导体晶体管)为人们所知。该超结构造为如下构造，即，在n型半导体区域中设置纵型的p型半导体区域，在n型与p型的半导体区域的边界面形成电场强度均匀的耗尽层，来确保耐压的构造。这种构造的MOSFET，与通常的构造的MOSFET相比，有通态电阻小的特征。但是，伴随迄今为止的半导体装置的高性能化，必须以高精度对n型半导体区域和p型半导体区域的杂质浓度进行管理，有制造工艺变得高成本的问题。因此，就制造工艺而言，希望实现即使不进行n型和p型的半导体区域的高精度的杂质浓度的管理也能够实现低电阻化的半导体装置。
技术实现思路
实施方式提供低成本且通态电阻小的半导体装置。实施方式的半导体装置具备：第1导电型的漏极区域；第1导电型的第1半导体区域，设置于上述漏极区域之上；MOSFET，形成于上述第1半导体区域的上部；源极电极，形成为覆盖上述MOSFET；电连接部，是形成于上述第1半导体区域的两侧的一对电连接部，以与上述第1半导体区域电绝缘的状态将上述漏极区域与上述源极电极之间电连接。附图说明图1是说明第1实施方式的半导体装置的构成的剖视图。图2是图1所示的半导体装置的局部的立体图。图3～图8是说明第1实施方式的半导体装置的制造工序的剖视图。图9是说明第2实施方式的半导体装置的构成的图。图10～图15是说明第2实施方式的半导体装置的制造工序的剖视图。图16是说明第2实施方式的半导体装置的变形例的剖视图。具体实施方式以下，参照附图对本实施方式的半导体装置及其制造方法进行说明。另外，在以下的说明中，对于具有大致相同的功能及构成的构成要素，附以同一符号，仅在必要的情况下进行重复说明。另外，附图是示意性的或概念性的，各部分的厚度和宽度的关系、部分间的大小的比率等，不一定与现实中的相同。而且，即使在表示相同的部分的情况下，也存在根据附图彼此的尺寸、比率不同地进行表示的情况。在各实施方式的说明中，根据附图的朝向，适当使用上方、下方、上、下、上侧、下侧等表现，但这些表现是为了便于说明半导体装置的构造，根据观察半导体装置的方向或者根据半导体装置的规格形态，其上下方向能够任意更换。而且，在以下的说明中，n+、n、n－及p+、p的标记表示各导电型的杂质浓度的相对的高低。即，附有“+”的标记表示，与未附有“+”、“－”中任一个的标记相比，杂质浓度相对地较高，附有“－”的标记表示，与未附有任一标记相比，杂质浓度相对地较低。而且，在以下说明的各实施方式中，也可以将各半导体区域的n型(第1导电型)与p型(第2导电型)反转来实施各实施方式。〔第1实施方式〕第1实施方式的半导体装置为，在超结构造的MOSFET中，源极电极与漏极区域经由用高电阻的导电性膜构成的电连接部而连接。其结果，在导电性膜中形成等电位分布，在位于MOSFET下方的半导体区域形成的耗尽层在漏极区域的方向上延伸。作为其效果，各MOSFET的耐压提高。以下，对其详细进行说明。图1是用于说明本实施方式的半导体装置的构成的半导体装置的剖视图。如该图1所示，本实施方式的半导体装置，具备多个超结构造的MOSFET而构成。图2是本实施方式的半导体装置的局部的立体图。具体而言，构成为具备：漏极区域D、栅极区域GT、栅极绝缘膜GI、源极电极S1、源极区域S2、基极区域B、柱PL、绝缘膜IN1、层间绝缘膜IN2及高电阻的导电性膜SIN。漏极区域D是n+型半导体层，例如通过n+型的半导体基板构成。在漏极区域D与源极电极S1间，形成有n型的柱PL，并且形成有将漏极区域D与源极电极S1电连接的高电阻的导电性膜SIN及覆盖该导电性膜SIN的周围的绝缘膜IN1。即，根据图2的立体图可知，n型的柱PL的两侧，通过绝缘膜IN1而从导电性膜SIN、其他的柱PL在电气上分离。导电性膜SIN也被称为半导电性膜，用电阻极高的材料构成。在本实施方式中，例如假定该导电性膜SIN的电阻，即该半导体装置整体中的漏极区域D与源极电极S1间的电阻为107Ω至1010Ω间。因此，从漏极区域D向源极电极S1，仅流动极微量的电流。根据技术的观点，电阻比107Ω低时，从漏极区域D向源极电极S1流动的电流变大，招致空耗的消耗电流、发热的增大。另一方面，在电阻比1010Ω大时，实质上完全不流动电流，认为无法适当地形成后述的等电位分布。即，在漏极区域D与源极电极S1间流动的电流与漏电流相同对待，技术上能够容许的电流量最大为数10μA数量级。在要将漏电流抑制在该范围时，电阻的下限值为107Ω左右。例如，假定对漏极区域D施加600V，且源极电极S1与接地(0V)连接时，认为该半导体装置整体中的容许的漏电流为60nA～60μA左右。根据欧姆定律，作为上限的电阻R＝电压V/漏电流A＝600/(60×10－9)＝1×1010Ω，作为下限的电阻R＝电压V/漏电流A＝600/(60×10－6)＝1×107Ω，与根据上述的技术的观点导出的电阻值的范围一致。而且，绝缘膜IN1和导电性膜SIN的漏极区域D侧的端部，形成为一直到达漏极区域D的内部为止。因此，柱PL与导电性膜SIN电绝缘，避免来自柱PL的电流向导电性膜SIN流入或来自导电性膜SIN的电流向柱PL流入。在n型的柱PL的上部，形成有p型的基极区域B。在p型的基极区域B的表面，形成有n型的源极区域S2。栅极区域GT贯通这些源极区域S2和基极区域B，并隔着栅极绝缘膜GI形成于n型的源极区域S2、p型的基极区域B及n型的柱PL上。而且，在栅极绝缘膜GI之上，形成有层间绝缘膜IN2。因此，栅极区域GT形成为与源极区域S2和基极区域B电绝缘。源极区域S2与源极电极S1电连接。柱PL相当于本实施方式的第1半导体区域，绝缘膜IN1相当于本实施方式的第1绝缘膜，基极区域B相当于本实施方式的第2半导体区域，栅极绝缘膜GI相当于本实施方式的第2绝缘膜。而且，n型相当于本实施方式中的第1导电型，p型相当于本实施方式的第2导电型。并且，通过导电性膜SIN和绝缘膜IN1，构成本实施方式的电连接部，通过基极区域B和源极区域S2和栅极区域GT和柱PL，构成本实施方式的MOSFET。因此，着眼于1个柱PL时，在柱PL的两侧形成有一对电连接部。该电连接部因为在导电性膜SIN的两侧存在绝缘膜IN1，所以以与柱PL电绝缘的状态，将漏极区域D与源极电极S1电连接。而且，根据图1也可知，为在绝缘膜IN1与绝缘膜IN1间填充有导电性膜SIN的构造。接着，对该图1所示的半导体装置的动作进行说明。在本实施方式中，例如假定为对漏极区域D施加600V，且源极电极S1与接地(0V)连接。在该状态下，对栅极区域GT施加阈值以上的正的电压时，在p型的基极区域B形成沟道，电子从源极区域S2经由柱PL向漏极区域D流动。即，该MOSFET从截止状态切换为导通状态。另一方面，无论MOSFET为导通状态还是本文档来自技高网...

【技术保护点】
1.一种半导体装置，具备：第1导电型的漏极区域；第1导电型的第1半导体区域，设置于上述漏极区域之上；MOSFET，形成于上述第1半导体区域的上部；源极电极，形成为覆盖上述MOSFET；以及电连接部，是形成于上述第1半导体区域的两侧的一对电连接部，以与上述第1半导体区域电绝缘的状态将上述漏极区域与上述源极电极之间电连接。

【技术特征摘要】
2017.11.15 JP 2017-2203051.一种半导体装置，具备：第1导电型的漏极区域；第1导电型的第1半导体区域，设置于上述漏极区域之上；MOSFET，形成于上述第1半导体区域的上部；源极电极，形成为覆盖上述MOSFET；以及电连接部，是形成于上述第1半导体区域的两侧的一对电连接部，以与上述第1半导体区域电绝缘的状态将上述漏极区域与上述源极电极之间电连接。2.根据权利要求1所述的半导体装置，其中，上述电连接部具备：导电性膜，将上述漏极区域与上述源极电极电连接；以及一对第1绝缘膜，形成于上述导电性膜的两侧。3.根据权利要求2所述的半导体装置，其中，上述导电性膜的电阻值为107Ω至1010Ω。4.根据权利要求2所述的半导体装置，其中，上述导电性膜通过半导电性氮化硅或者半导电性多晶硅构成。5.根据权利要求2所述的半导体装置，其中，在上述电连接部中，上述一对第1绝缘膜间填充有上述导电性膜。6.根据权利要求2所述的半导体装置，其中，上述一对第1绝缘膜一直到达上述漏极区域的内部。7.根据权利要求1所述的半导体装置，其中，上述第1半导体区域的第1导电型的杂质浓度，比上述漏极区域的第1导电型的杂质浓度低。8.根据权利要求1所述的半导体装置，其中，上述电连接部的上述源极电极与上述漏极区域间的电阻在107Ω至1010Ω间。9.根据权利要求1所述的半导体装置，其中，上述MOSFET具备：第2导电型的第2半导体区域，形成于上述第1半导体区域的上部；第1导电型的源极区域，形成于上述第2半导体区域的上部；以及栅极区域，是贯通上述源极区域和上述第2半导体区域并到达上述第1半导体区域的栅极区域，且经由第2绝缘膜与上述源极区域和上述第1半导体区域和上述第2半导体区域接触。10.一种半导体装置，具备：第1导电型的漏极区域；第1导电型的第1半导体区域，设置于上述漏极区...

【专利技术属性】
技术研发人员：奥村秀树，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本,JP