一种视频处理器中的时钟备份电路及视频处理器制造技术

本申请实施例公开了一种视频处理器中的时钟备份电路及视频处理器，第一单稳态触发器的输入端与主时钟晶振连接，第二稳态触发器的输入端与备时钟晶振连接，第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；逻辑运算模块的一个输入端与第一单稳态触发器的输出端连接，另一个输入端与第二单稳态触发器的输出端连接；时钟选择模块的选择控制端与第一单稳态触发器和第二单稳态触发器中任一个的输出端连接，使能端与逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接。本申请实施例不需额外的工作时钟晶振，且成本较低，电路稳定性好。

A Clock Backup Circuit and Video Processor in Video Processor

【技术实现步骤摘要】
一种视频处理器中的时钟备份电路及视频处理器
本申请涉及电路
，尤其涉及一种视频处理器中的时钟备份电路及视频处理器。
技术介绍
在视频处理器系统中，时钟是至关重要的，其中各种控制、传输和输出时序等均离不开时钟。如果时钟停止工作，系统将会瘫痪。所以，对于整个系统而言，时钟必须具有很高的稳定性，时钟的稳定性，决定整个系统的稳定性。一般系统的时钟由晶振产生，由于其存在一定的失效率，故对于系统的关键时钟，常规设计均采用了时钟备份的方式，来提高系统的稳定性，实现方式如图7。如图7所示，采用2个时钟晶振分配接入FPGA芯片，由FPGA芯片实时检测晶振时钟是否正常，当主时钟和备用时钟均正常情况下，则FPGA将主时钟切换至业务芯片，供其工作，当检测到主时钟异常时，则将备用时钟切换至业务芯片。FPGA检测时钟晶振是否正常的方式为，在一定时间内对主时钟和备时钟计数，该一定时间由FPGA工作时钟晶振产生，正常情况下，计数值为一个恒定值，当计数值变小或为零，则说明对应晶振出现故障。然而现有的方法存在以下缺点：时钟晶振检测由FPGA完成，成本高，且FPGA工作也需要一个本地工作时钟晶振，当此时钟晶振出现故障，则FPGA同样会停止工作，不能将正常的时钟晶振切换至相应的业务芯片。
技术实现思路
本申请实施例提供了一种视频处理器中的时钟备份电路及视频处理器，本申请实施例不需额外的工作时钟晶振，且成本较低，电路稳定性好。有鉴于此，本申请第一方面提供了一种视频处理器中的时钟备份电路，包括：第一单稳态触发器、第二单稳态触发器、逻辑运算模块和时钟选择模块；所述第一单稳态触发器的输入端与主时钟晶振连接，所述第二稳态触发器的输入端与备时钟晶振连接，所述第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，所述第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；所述逻辑运算模块的一个输入端与所述第一单稳态触发器的输出端连接，另一个输入端与所述第二单稳态触发器的输出端连接；所述时钟选择模块的选择控制端与所述第一单稳态触发器和所述第二单稳态触发器中任意一个的输出端连接，使能端与所述逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接，输出端与业务芯片连接；当所述主时钟晶振和所述备时钟晶振存在一个正常时，所述逻辑运算模块输出驱动所述时钟选择模块工作的电平，使得所述时钟选择模块选择正常的时钟信号作为所述业务芯片的工作时钟信号，且当所述主时钟晶振和所述备时钟晶振均正常时，优先选择主时钟晶振输出的时钟信号作为所述业务芯片的工作时钟信号。优选地，所述第一单稳态触发器的正面边缘触发输入端与所述主时钟晶振连接。优选地，所述第二单稳态触发器的正面边缘触发输入端与所述主时钟晶振连接。优选地，所述第一单稳态触发器和所述第二单稳态触发器暂态时均输出高电平，所述时钟选择模块的选择控制端与所述第一单稳态触发器的输出端连接。优选地，所述逻辑运算模块为或门。优选地，所述第一单稳态触发器和所述第二单稳态触发器暂态时均输出低电平，所述时钟选择模块的选择控制端与所述第一单稳态触发器的输出端连接。优选地，所述逻辑运算模块为与非门。本申请第二方面提供一种视频处理器，包括本申请第一方面所述的任意一种时钟备份电路。从以上技术方案可以看出，本申请实施例具有以下优点：本申请实施例中，提供了一种视频处理器中的时钟备份电路及视频处理器，包括：第一单稳态触发器、第二单稳态触发器、逻辑运算模块和时钟选择模块；第一单稳态触发器的输入端与主时钟晶振连接，第二稳态触发器的输入端与备时钟晶振连接，第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；逻辑运算模块的一个输入端与第一单稳态触发器的输出端连接，另一个输入端与第二单稳态触发器的输出端连接；时钟选择模块的选择控制端与第一单稳态触发器和第二单稳态触发器中任意一个的输出端连接，使能端与逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接，输出端与业务芯片连接；当主时钟晶振和备时钟晶振存在一个正常时，逻辑运算模块输出驱动时钟选择模块工作的电平，使得时钟选择模块选择正常的时钟信号作为业务芯片的工作时钟信号，且当主时钟晶振和备时钟晶振均正常时，优先选择主时钟晶振输出的时钟信号作为业务芯片的工作时钟信号；在本申请实施例中，当时钟信号正常时，会使单稳态触发器由稳态变成暂态，而由于单稳态触发器的暂态时间大于时钟信号周期，所以在时钟信号正常期间，单稳态触发器输出端的电平维持不变；然后通过逻辑运算模块将两个单稳态触发器的输出电平转换成驱动时钟选择模块工作的电平，控制时钟选择模块工作，且当主时钟晶振和备时钟晶振存在一个正常时，逻辑运算模块输出的控制信号为高电平，使得时钟选择模块选择正常的时钟信号作为业务芯片的工作时钟信号，且当主时钟晶振和备时钟晶振均正常时，优先选择主时钟晶振输出的时钟信号作为所述业务芯片的工作时钟信号；与基于FPGA芯片的备份方法相比，本申请实施例成本较低，而且不需要额外的工作时钟，所以不会因额外工作时钟的故障而影响备份的功能，电路稳定性较好；并且，本申请实施例可以调整单稳态触发器中的电阻和电容值，以适应不同频率的时钟信号，电路灵活性高。附图说明图1为本申请实施例中的时钟备份电路的结构示意图；图2为本申请实施例中时钟备份电路的一个实施例的结构示意图；图3为本申请实施例中的第一信号时序图；图4为本申请实施例中的第二信号时序图；图5为本申请实施例中的第三信号时序图；图6为本申请实施例中的第四信号时序图；图7为现有技术中的时钟晶振电路。具体实施方式为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。请参阅图1，本申请实施例中的时钟备份电路的结构示意图。本申请实施例提供了一种视频处理器中的时钟备份电路，包括：第一单稳态触发器3、第二单稳态触发器4、逻辑运算模块5和时钟选择模块6；第一单稳态触发器3的输入端与主时钟晶振1连接，第二稳态触发器的输入端与备时钟晶振2连接，第一单稳态触发器3的暂态时间大于主时钟晶振1输出的时钟信号周期，第二单稳态触发器4的暂态时间大于备时钟晶振2输出的时钟信号周期。需要说明的是，对于单稳态触发器，存在稳态和暂态两种工作状态；当不外加触发信号时，单稳态触发器处于稳态，当外加触发信号时，单稳态触发器会变为暂态，经过一段时间后，单稳态触发器会重新变回稳态。而暂态时间与触发信号的长短无关，仅由单稳态触发器电路的参数决定。所以，只要合理调整单稳态触发器内部的参数，使得暂态时间大于两次触发信号的时间间隔，就可以在暂态结束前，再次使得单稳态触发器变为暂态，那么当触发信号一直以该时间间隔到来，单稳态触发器将一直保持暂态。可以理解的是，将时钟信号作为触发信号，只要时钟信号正常，单稳态触发器将一直保持暂态，输出的电平一直保持稳定；而当时钟信号异常时，即经过一个周期后，未能触发单稳态触发本文档来自技高网...

【技术保护点】
1.一种视频处理器中的时钟备份电路，其特征在于，包括：第一单稳态触发器、第二单稳态触发器、逻辑运算模块和时钟选择模块；所述第一单稳态触发器的输入端与主时钟晶振连接，所述第二稳态触发器的输入端与备时钟晶振连接，所述第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，所述第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；所述逻辑运算模块的一个输入端与所述第一单稳态触发器的输出端连接，另一个输入端与所述第二单稳态触发器的输出端连接；所述时钟选择模块的选择控制端与所述第一单稳态触发器和所述第二单稳态触发器中任意一个的输出端连接，使能端与所述逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接，输出端与业务芯片连接；当所述主时钟晶振和所述备时钟晶振存在一个正常时，所述逻辑运算模块输出驱动所述时钟选择模块工作的电平，使得所述时钟选择模块选择正常的时钟信号作为所述业务芯片的工作时钟信号，且当所述主时钟晶振和所述备时钟晶振均正常时，优先选择主时钟晶振输出的时钟信号作为所述业务芯片的工作时钟信号。

【技术特征摘要】
1.一种视频处理器中的时钟备份电路，其特征在于，包括：第一单稳态触发器、第二单稳态触发器、逻辑运算模块和时钟选择模块；所述第一单稳态触发器的输入端与主时钟晶振连接，所述第二稳态触发器的输入端与备时钟晶振连接，所述第一单稳态触发器的暂态时间大于主时钟晶振输出的时钟信号周期，所述第二单稳态触发器的暂态时间大于备时钟晶振输出的时钟信号周期；所述逻辑运算模块的一个输入端与所述第一单稳态触发器的输出端连接，另一个输入端与所述第二单稳态触发器的输出端连接；所述时钟选择模块的选择控制端与所述第一单稳态触发器和所述第二单稳态触发器中任意一个的输出端连接，使能端与所述逻辑运算模块的输出端连接，两个信号输入端分别与主时钟晶振和备时钟晶振连接，输出端与业务芯片连接；当所述主时钟晶振和所述备时钟晶振存在一个正常时，所述逻辑运算模块输出驱动所述时钟选择模块工作的电平，使得所述时钟选择模块选择正常的时钟信号作为所述业务芯片的工作时钟信号，且当所述主时钟晶振和所述备时钟晶振均正常时，优先...

【专利技术属性】
技术研发人员：祝磊，曹捷，
申请(专利权)人：威创集团股份有限公司，
类型：发明
国别省市：广东,44