包括锁相回路的设备制造技术

本文公开了一种包括第一锁相回路的设备，所述第一锁相回路包括：相位检测器，所述相位检测器被布置成接收参考时钟信号和反馈时钟信号并且基于所述参考时钟信号和所述反馈时钟信号之间的相位差输出频率控制信号；可变频率振荡器，所述可变频率振荡器被布置成输出具有取决于所述频率控制信号的频率的振荡器信号；用于通过将所述振荡器信号分频产生所述反馈时钟信号的第一分频器电路；和用于通过将所述振荡器信号分频产生输出时钟信号的第二分频器电路；其中所述第一分频器电路和所述第二分频器电路之间的相位关系为可调节的以相对于所述反馈时钟信号延迟或提前所述输出时钟信号。所述设备可为雷达接收器或收发器。

Equipment including phase-locked loop

【技术实现步骤摘要】
包括锁相回路的设备
本专利技术涉及包括锁相回路的设备。具体来说，但非排他地，本专利技术涉及雷达接收器或收发器。
技术介绍
用于自主驱动的高效汽车雷达传感器需要符合严格的角分辨率要求。角分辨率直接涉及系统总天线孔径，这继而通常涉及接收天线的数目和接收天线相对于彼此的定位。为了避免在角响应中所谓的栅瓣(即在某些角位下错误目标检测)，有必要的是天线定位成距彼此不远于λ/2，其中λ为载波信号的波长。在实践中，在6λ到10λ的范围内的孔径大小为常见的，对于每个天线，所述孔径大小与λ/2标准组合导致天线接收器元件的数目在12和20之间。图1示出包括12个附接到三个独立RX芯片的RX天线的例子雷达传感器的图像。可在图像的左侧部分上看到TX芯片，而可在图像的中心部分中看到三个RX芯片。12个RX天线元件中的每个RX天线元件连接到单独接收器信道，其中接收器信道跨三个RX芯片分布。为了完整系统实现，每个RX天线信号必须降频转换成基带，并且然后使用相应模/数转换器(ADC)传送到数字域。用于降频转换RX天线信号的本地振荡器信号和不同ADC的取样时钟信号相对于其它ADC的对应的信号必须是相相干的和稳定的。否则，在信号处理期间在基带中引入角位估计的误差，并且可丧失使用大阵列以提高传感器角分辨率的优势。若干集成电路芯片组为可用的，提供用于创建不同大小的天线阵列的降频转换操作和灵活性。除了在图1中示出的例子之外，通过组合可用芯片支持的RX和TX信道的另外的例子配置呈现于图2中。然而，这些电路不提供集成的ADC，并且因此，不能应对上文所讨论ADC时钟同步的要求。
技术实现思路
本专利技术的各方面在所附权利要求书中陈述。从属权利要求的特征的组合可按需要与独立权利要求的特征进行组合，并且不仅仅是按照权利要求书中所明确陈述的那样组合。根据本专利技术的一个方面，提供一种设备，包括：第一锁相回路，该第一锁相回路包括：相位检测器，该相位检测器被布置成接收参考时钟信号和反馈时钟信号并且基于参考时钟信号和反馈时钟信号之间的相位差输出频率控制信号；可变频率振荡器，该可变频率振荡器被布置成输出具有取决于所述频率控制信号的频率的振荡器信号；用于通过将所述振荡器信号分频产生所述反馈时钟信号的第一分频器电路；和用于通过将所述振荡器信号分频产生输出时钟信号的第二分频器电路；其中所述第一分频器电路和所述第二分频器电路之间的相位关系为可调节的以相对于所述反馈时钟信号延迟或提前所述输出时钟信号。通过使得输出时钟信号能够相对于反馈时钟信号延迟或提前，本专利技术能够实现补偿由于在设备的不同元件之间的参考时钟信号的传输的延迟的定时差异，由此改进时钟同步。具体来说，本专利技术能够实现补偿由于PCB歪斜的定时延迟。在一些实施例中，设备另外包括用于反相所述振荡器信号以产生反相振荡器信号的反相器，其中：所述第一分频器电路和所述第二分频器电路中的一个分频器电路包括被布置成接收所述振荡器信号的第一主分频器；所述第一分频器电路和所述第二分频器电路中的另一个分频器电路包括被布置成选择性地接收所述振荡器信号或所述反相振荡器信号的第一从分频器；并且所述第一从分频器被配置成基于所述振荡器信号和所述反相振荡器信号中的所述选择的信号，重新计时所述第一主分频器的选择的输出。这能够实现反馈时钟信号或输出时钟信号中的一个信号延迟振荡器信号周期的二分之一的步阶。输出时钟信号可相对于所述反馈时钟信号延迟或提前所述振荡器信号周期的二分之一的倍数。所述第一主分频器和所述第一从分频器可各自被配置成2分频。在一些实施例中，所述第一从分频器被配置成重新计时所述第一主分频器的四个相位输出中的选择的相位输出。在一些实施例中，所述第一从分频器包括与所述第一主分频器相同的电路。这可有助于确保在主分频器和从分频器处相等延迟。在一些实施例中，所述第一主分频器包括差动或半差动触发器。这可能够实现相反相位的输出可用而不带来相对延迟。在一些实施例中：所述第一分频器电路和所述第二分频器电路中的所述一个分频器电路包括被布置成接收所述第一主分频器的输出的第二主分频器；所述第一分频器电路和所述第二分频器电路中的所述另一个分频器电路包括被布置成接收所述第一从分频器的输出的第二从分频器；并且所述第二从分频器被配置成基于所述第一从分频器的所述输出，重新计时所述第二主分频器的选择的输出。在一些实施例中：所述第一分频器电路和所述第二分频器电路中的所述一个分频器电路包括被布置成接收所述第二主分频器的输出的第三主分频器；所述第一分频器电路和所述第二分频器电路中的所述另一个分频器电路包括被布置成接收所述第二从分频器的输出的第三从分频器；并且所述第三从分频器被配置成基于所述第二从分频器的所述输出，重新计时所述第三主分频器的选择的输出。所述第二主分频器和所述第二从分频器可各自被配置成二分频。所述第三主分频器和所述第三从分频器可各自被配置成二分频。输出时钟信号的频率可等于振荡器信号的频率的八分之一。所述第二分频器电路可包括至少一个另外的分频器。设备可另外包括用于基于所述输出时钟信号重新计时所述反馈时钟信号的电路。这可能够实现相对于反馈时钟频率将输出时钟频率调节多于输出时钟频率的一个周期。参考时钟信号可经由印刷电路板接收。在一些实施例中，设备包括：第一集成芯片，所述第一集成芯片包括：所述第一锁相回路，和被布置成接收所述输出时钟信号的第一ADC。在一些实施例中，所述设备包括：第二集成芯片，所述第二集成芯片包括：被配置成输出另外的输出时钟信号的第二锁相回路；和被布置成接收所述另外的输出时钟信号的另外的ADC；其中所述第一集成芯片被布置成从所述第二集成芯片接收所述参考时钟信号。第一锁相回路可包括用于缓存所述参考时钟信号的电路。设备可为雷达接收器或收发器。在雷达接收器或收发器中，信号产生、传输和/或接收所需的电路也可包括在第一集成芯片和/或第二集成芯片中。设备可为相控阵雷达接收器或收发器。附图说明将仅借助于例子参考附图来描述本专利技术的实施例，在附图中类似附图标记是指类似元件，并且在附图中：图1示出包括12个附接到三个单独RX芯片的RX天线的例子雷达传感器的图像；图2示出通过可用芯片的组合支持的RX和TX信道的例子配置；图3示出根据本专利技术的例子实施例的多芯片雷达传感器系统10的配置；图4为示出在图3中示出的雷达系统的接收器(RX)信道中的一个接收器信道的框图；图5示出根据本专利技术的例子实施例的作为在多IC雷达接收器系统中的主IC和从IC的两个雷达集成芯片(IC)；图6A和图6B示出根据本专利技术的例子实施例的分别用于图5的主IC和从IC的时钟电路的内部结构；图7示出根据本专利技术的例子实施例的用于图6A和图6B的主IC和从IC的锁相回路(PLL)时钟产生器；图8示出在通过图7的电路产生的各个信号之间的相位关系；图9A和图9B示出用于图7的PLL时钟产生器的分频器链的实施例；图10示出根据本专利技术的例子实施例的用于图9A和图9B的分频器链的2分频分频器；图11示出根据本专利技术的例子实施例的用于图9A和图9B的分频器链的2分频分频器主从对；和图12示出根据本专利技术的例子实施例的用于图11的2分频分频器主从对的多路复用器。具体实施方式图3示出根据本专利技术的实施例的多芯片雷达传感器系统10的配置。系统10包括主要计算本文档来自技高网...

【技术保护点】
1.一种设备，其特征在于，包括：第一锁相回路，所述第一锁相回路包括：相位检测器，所述相位检测器被布置成接收参考时钟信号和反馈时钟信号并且基于所述参考时钟信号和所述反馈时钟信号之间的相位差输出频率控制信号；可变频率振荡器，所述可变频率振荡器被布置成输出具有取决于所述频率控制信号的频率的振荡器信号；用于通过将所述振荡器信号分频产生所述反馈时钟信号的第一分频器电路；和用于通过将所述振荡器信号分频产生输出时钟信号的第二分频器电路；其中所述第一分频器电路和所述第二分频器电路之间的相位关系能够调节以相对于所述反馈时钟信号延迟或提前所述输出时钟信号。

【技术特征摘要】
2017.10.31 EP 17199331.41.一种设备，其特征在于，包括：第一锁相回路，所述第一锁相回路包括：相位检测器，所述相位检测器被布置成接收参考时钟信号和反馈时钟信号并且基于所述参考时钟信号和所述反馈时钟信号之间的相位差输出频率控制信号；可变频率振荡器，所述可变频率振荡器被布置成输出具有取决于所述频率控制信号的频率的振荡器信号；用于通过将所述振荡器信号分频产生所述反馈时钟信号的第一分频器电路；和用于通过将所述振荡器信号分频产生输出时钟信号的第二分频器电路；其中所述第一分频器电路和所述第二分频器电路之间的相位关系能够调节以相对于所述反馈时钟信号延迟或提前所述输出时钟信号。2.根据权利要求1所述的设备，其特征在于，进一步包括用于反相所述振荡器信号以产生反相振荡器信号的反相器，其中：所述第一分频器电路和所述第二分频器电路中的一个分频器电路包括被布置成接收所述振荡器信号的第一主分频器；所述第一分频器电路和所述第二分频器电路中的另一个分频器电路包括被布置成选择性地接收所述振荡器信号或所述反相振荡器信号的第一从分频器；并且所述第一从分频器被配置成基于所述振荡器信号和所述反相振荡器信号中的所述选择的信号，重新计时所述第一主分频器的选择的输出。3.根据权利要求1或权利要求2所述的设备，其特征在于，所述输出时钟信号相对于所述反馈时钟信号延迟或提前所述振荡器信号周期的二分之一的倍数。4.根据权利要求2...

【专利技术属性】
技术研发人员：西塞罗·西尔韦拉·沃谢，桑德尔·德克森，埃尔温·杨森，伯纳德斯·约翰内斯·马丁努斯·卡普，
申请(专利权)人：恩智浦有限公司，
类型：发明
国别省市：荷兰,NL