流水线电路结构的全数字锁相环及锁相控制方法技术

流水线电路结构的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、流水线变模控制器模块、流水线数字滤波器模块、加扣脉冲控制电路模块和流水线分频器模块。利用电子设计自动化技术完成各个模块电路的设计。通过采用流水线技术对锁相环的电路结构进行优化，提高了锁相系统的运行速度，降低了系统功耗，通过动态调节系统参数实现对锁相环工作过程的动态控制，既能提高锁相速度，又可增强系统的稳定性。该流水线电路结构的全数字锁相环具有锁相速度快、功耗低、和系统稳定性高等优点，在系统芯片应用中可降低实际应用的成本，有巨大的市场潜力。

Full Digital Phase Locked Loop and Phase Locked Control Method for Pipeline Circuit Structure

The full digital phase-locked loop of pipeline circuit structure and its control method include digital phase detector module, pipeline variable mode controller module, pipeline digital filter module, spiked pulse control circuit module and pipeline frequency divider module. Electronic design automation technology is used to complete the design of each module circuit. By using pipeline technology to optimize the circuit structure of PLL, the running speed of PLL system is improved and the power consumption of the system is reduced. Dynamic control of the working process of PLL is realized by dynamically adjusting the system parameters, which can not only improve the speed of PLL, but also enhance the stability of the system. The full digital phase-locked loop with pipeline circuit structure has the advantages of fast phase-locked speed, low power consumption and high system stability. It can reduce the cost of practical application in system chip application and has great market potential.

【技术实现步骤摘要】
流水线电路结构的全数字锁相环及锁相控制方法
本专利技术涉及电子信息
，具体涉及一种应用于片上系统的流水线电路结构的全数字锁相环及锁相控制方法。
技术介绍
锁相环在通信、无线电电子学、自动控制和电力系统自动化等领域得到了极为广泛的应用，随着半导体技术突飞猛进的发展，系统芯片的出现，锁相环已成为片上系统中的一个重要功能模块。现有全数字锁相环由于电路结构不合理存在功耗偏高的缺陷。而对于在各个领域片上系统应用的芯片来说，降低其功耗、缩短响应时间，提高系统的运行速度对系统性能将产生非常大的改善，因而为了减少片上系统的整体功耗，尤其是减少诸如移动设备的功耗，则需要减少系统芯片中各功能模块的功耗。另外，全数字锁相环的抗扰性能与锁相速度、捕获范围和环路带宽密切相关，而且是相互矛盾的，因而通常设计时采用折中方式获得较好的抗扰性能，提高系统稳定性，但是在进行折中选择时势必对系统的质量产生不利的影响。现有全数字锁相环的电路结构的局限性以及系统参数的固定不变，使得在全数字锁相环应用的片上芯片的高性能和高稳定性不能同时实现。
技术实现思路
本专利技术的目的是克服现有技术的上述不足而提供一种流水线电路结构的全本文档来自技高网...

【技术保护点】
1.一种流水线电路结构的全数字锁相环，其特征在于：包括数字鉴相器模块、流水线变模控制器模块、流水线数字滤波器模块、加扣脉冲控制电路模块和流水线分频器模块，利用电子设计自动化技术完成各个模块电路的设计；数字鉴相器模块由双D触发器实现，该数字鉴相器模块具有两个信号输入端及三个信号输出端，两个信号输入端分别为fin信号输入端及fout信号输入端，三个信号输出端分别为ua信号输出端、ah信号输出端及be信号输出端，数字鉴相器模块通过检测全数字锁相环输入信号fin与输出信号fout的上升沿，判断其相位误差和极性，并生成反映输入与输出信号之间的相位误差信号ua，以及极性信号，即超前信号ah和滞后信号be；...

【技术特征摘要】
1.一种流水线电路结构的全数字锁相环，其特征在于：包括数字鉴相器模块、流水线变模控制器模块、流水线数字滤波器模块、加扣脉冲控制电路模块和流水线分频器模块，利用电子设计自动化技术完成各个模块电路的设计；数字鉴相器模块由双D触发器实现，该数字鉴相器模块具有两个信号输入端及三个信号输出端，两个信号输入端分别为fin信号输入端及fout信号输入端，三个信号输出端分别为ua信号输出端、ah信号输出端及be信号输出端，数字鉴相器模块通过检测全数字锁相环输入信号fin与输出信号fout的上升沿，判断其相位误差和极性，并生成反映输入与输出信号之间的相位误差信号ua，以及极性信号，即超前信号ah和滞后信号be；流水线变模控制器模块包括时间数字转换模块TDC和变模控制器，流水线变模控制器模块为流水线数字滤波器提供可调的动态参数，接收数字鉴相器模块输出的相位误差信号ua，并根据该相位误差信号ua的大小来调节流水线变模控制器模块输出的模值km，具体的调节方式为：当相位误差较大时，输出较小的模值km，以便加快锁相速度；当相位误差较小时，输出较大的模值km，以减小环路锁定后的相位抖动；其中时间数字转换模块TDC包括20位计数器，20位计数器采用五级流水线设计，每一级计数器M包括寄存器J、加1器和用于暂存计数值的锁存器S，其中第一级计数器的位数为0-3位，第二级计数器位数为4-7位，第三级计数器的位数为8-11位，第四级计数器的位数为12-15位，第五级计数器位数为16-19位，采用超高速集成电路硬件描述语言完成对时间数字转换模块TDC的设计，再与变模控制器连接，得到流水线自动变模控制器模块；根据数字鉴相器模块输出的相位误差信号ua，为流水线数字滤波器模块中的可逆计数器提供可变模值的输出信号km；流水线数字滤波器模块由8位可逆计数器构成，该可逆计数器采用二级流水线设计，每一级计数器M包括寄存器J、加1器和用于暂存计数值的锁存器S；其中第一级计数器的位数为0-3位，第二级计数器为位数为4-7位，可逆计数器的模值是流水线变模控制器模块按照预设的控制算法自动生成的；该流水线数字滤波器模块接收来自数字鉴相器模块根据输入信号fin与输出反馈信号fout比较得到的超前信号ah和滞后信号be，根据超前信号ah或滞后信号be进行加计数或减计数，当计数值达到接收到的计数器的模值时，产生进位信号inc或借位信号dec，并分别送给加扣脉冲控制电路模块；加扣脉冲控制电路模块接收流水线数字滤波器模块发送的进位信号inc或借位信号dec，对其输出的数字序列信号进行脉冲的加扣处理，并将处理后的数字序列信号发送到流水线分频器模块；具体的实现方式为：当加扣脉冲控制电路模块输入端的进位信号inc为高电平时，在其输出的数字序列信号中插入一个脉冲；当加扣脉冲控制电路模块另一输入端的借位信号dec为高电平时，在其输出的数字序列信号中扣除一个脉冲，并将经过加扣脉冲处理后的数字序列信号发送到流水线分频器模块作进一步的调节；流水线分频器模块由24位计数器构成，其分频系数N可调；该24位计数器采用三级流水线设计，每一级计数器M包括寄存器J、加1器和用于暂存计数值的锁存器S；每一级为一个8位计数器，其中第一级计数器的位数为0-7位，第二级计数器位数为8-15位，第三级计数器的位数为16-23位；每当低一级的8位计数器产生进位信号时，触发高一级的8位计数器开始计数，以此进行累加计数；该分频系数N从外部输入端口设置，即根据该锁相环输入信号频率的不同，灵活设置分频系数的具体参数；该参数的设置是按照系统的时钟信号频率与系统输入信号频率的比值满足2N来选择的；数字鉴相器模块的相位误差信号ua输出端与流水线变模控制器模块的输入端相接，...

【专利技术属性】
技术研发人员：单长虹，田帆，王丽君，赵宇红，邓贤君，杨檬玮，
申请(专利权)人：南华大学，
类型：发明
国别省市：湖南,43