链路物理层接口适配器制造技术

一种接口适配器，用于识别来自第一通信协议的第一链路层到物理层(LL‑PHY)接口的第一就绪信号，该第一通信协议指示第一协议的物理层准备好接受链路层数据。接口适配器生成与第二通信协议的第二LL‑PHY接口兼容的第二就绪信号，以根据预定义的延迟使链路层数据从第二通信协议的链路层被发送。生成与第一LL‑PHY接口兼容的第三就绪信号，以向第一通信协议的物理层指示要发送链路层数据。接口适配器使用移位寄存器使链路层数据根据预定义的延迟被传递到物理层。

Link Physical Layer Interface Adapter

An interface adapter is used to identify the first ready signal from the first link layer of the first communication protocol to the physical layer (LL PHY) interface, which indicates that the physical layer of the first protocol is ready to receive link layer data. The interface adapter generates a second ready signal compatible with the second LL PHY interface of the second communication protocol to send link layer data from the link layer of the second communication protocol according to a predefined delay. Generate a third ready signal compatible with the first LL PHY interface to indicate to the physical layer of the first communication protocol that link layer data is to be sent. Interface adapters use shift registers to transfer link layer data to the physical layer based on predefined delays.

【技术实现步骤摘要】
【国外来华专利技术】链路物理层接口适配器相关申请的交叉引用本申请要求2016年10月1日提交的题为“LINK-PHYSICALLAYERINTERFACEADAPTER”的美国非临时专利申请第15/283,309号的优先权的利益，该申请通过引用整体并入本文。
本公开涉及计算系统，并且特别地(但非排他地)涉及点对点互连。
技术介绍
半导体处理和逻辑设计的进步已经允许增加可能存在于集成电路器件上的逻辑量。作为必然结果，计算机系统配置已经从系统中的单个或多个集成电路发展到存在于各个集成电路上的多个核、多个硬件线程和多个逻辑处理器，以及集成在这些处理器内的其他接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可包括任何数量的核、硬件线程、逻辑处理器、接口、存储器、控制器中心等。由于在较小的封装中的容纳更多的处理能力的能力，较小的计算设备已经愈发普及。智能手机、平板电脑、超薄笔记本电脑和其他用户设备呈指数级增长。但是，这些较小的设备依赖于服务器，用于数据存储和超出形状因子的复杂处理。因此，高性能计算市场(即服务器空间)的需求也增加了。例如，在现代服务器中，通常不仅有带有多个核的单个处理器，而且还有多个物理处理器(也称为多个插槽)以增加计算能力。但随着处理能力随着计算系统中设备的数量而增长，插槽与其他设备之间的通信变得更加关键。实际上，互连已经从主要处理电通信的更传统的多点总线发展到促进快速通信的成熟互连架构。不幸的是，随着对未来处理器的需求以更高速率消耗，对应需求被放在现有互连架构的能力上。附图说明图1示出了包括互连架构的计算系统的实施例。图2示出了包括分层堆栈的互连架构的实施例。图3示出了要在互连架构内生成或接收的请求或分组的实施例。图4示出了用于互连架构的发送器和接收器对的实施例。图5示出了潜在的高性能互连(HPI)系统配置的实施例。图6示出了与HPI相关联的分层协议栈的实施例。图7示出了多芯片封装的实施例。图8是多芯片封装链路(MCPL)的简化框图。图9是示例MCPL上的示例发信号的表示。图10是MCPL的简化框图。图11是MCPL使用逻辑PHY接口(LPIF)与多个协议的上层逻辑接合的简化框图。图12是示例MCPLLPIF的简化框图。图13是用于链路层到物理层接口的适配器的简化框图。图14示出了嵌入在数据流中的示例控制窗口的表示。图15示出了示例握手的流程图。图16是示例适配器的简化框图。图17-19示出了包括适配器的链路层到物理层接口的示例使用。图20示出了适配器促进链路层到物理层接口的握手的示例性使用。图21示出了包括多核处理器的计算系统的框图的实施例。图22示出了用于包括多个处理器的计算系统的块的实施例。各附图中相同的附图标记和名称表示相同的元件。具体实施方式在以下描述中，阐述了许多具体细节，例如特定类型的处理器和系统配置、特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统组件、特定测量/高度、特定的处理器流水线级和操作等的示例，以便提供对本专利技术的透彻理解。然而，对于本领域技术人员显而易见的是，不需要采用这些具体细节来实施本专利技术。在其他实例中，为了避免不必要地模糊本专利技术，没有详细描述众所周知的组件或方法，例如特定和替代处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现、算法在代码中的特定表达、特定的断电和门控技术/逻辑以及计算机系统的其他特定操作细节。尽管可以参考特定集成电路中的节能和能量效率来描述以下实施例，例如在计算平台或微处理器中，但是其他实施例也适用于其他类型的集成电路和逻辑设备。本文描述的实施例的类似技术和教导可以应用于其他类型的电路或半导体器件，其也可以受益于更好的能量效率和节能。例如，所公开的实施例不限于台式计算机系统或超极本TM。并且还可以用于其他设备，例如手持设备、平板电脑、其他薄型笔记本电脑、片上系统(SOC)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数码相机、个人数字助理(PDA)和手持PC。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或任何其他可执行下面教导的功能和操作的系统。此外，这里描述的装置、方法和系统不限于物理计算设备，还可以涉及用于节能和效率的软件优化。如将在以下描述中变得显而易见的，本文描述的方法、装置和系统的实施例(无论是参考硬件、固件、软件还是其组合)对于与性能考虑因素平衡的“绿色技术”未来是至关重要的。随着计算系统的发展，其中的组件变得更加复杂。结果，在组件之间耦合和通信的互连架构的复杂性也在增加，以确保满足最佳组件操作的带宽要求。此外，不同的细分市场需要互连架构的不同方面以满足市场需求。例如，服务器需要更高的性能，而移动生态系统有时能够牺牲整体性能以节省电力。然而，大多数结构的唯一目的是提供最高可能的性能和最大功率节省。下面，讨论了许多互连，这些互连将潜在地受益于本文所述的本专利技术的各方面。一种互连结构架构包括外围组件互连(PCI)Express(PCIe)架构。PCIe的主要目标是使来自不同供应商的组件和设备能够在开放式架构中互操作，跨越多个细分市场；客户端(台式机和移动)、服务器(标准和企业)以及嵌入式和通信设备。PCIExpress是一种高性能通用I/O互连，其被定义用于各种未来的计算和通信平台。一些PCI属性，例如其使用模型、加载-存储架构和软件接口，已通过其修订版进行维护，而先前的并行总线实现已被高度可扩展的完全串行接口所取代。最近的PCIExpress版本利用了点对点互连、基于交换机的技术和分组协议的优势，提供了新的水平的性能和功能。PCIExpress支持的一些高级功能包括电源管理、服务质量(QoS)、热插拔/热交换支持、数据完整性和错误处理。参见图1，示出了由互连一组组件的点对点链路组成的结构的实施例。系统100包括耦合到控制器中心115的处理器105和系统存储器110。处理器105包括任何处理元件，例如微处理器、主处理器、嵌入式处理器、协处理器或其他处理器。处理器105通过前端总线(FSB)106耦合到控制器中心115。在一个实施例中，FSB106是如下所述的串行点对点互连。在另一实施例中，链路106包括符合不同互连标准的串行差分互连架构。系统存储器110包括任何存储器设备，例如随机存取存储器(RAM)，非易失性(NV)存储器或系统100中的设备可访问的其他存储器。系统存储器110通过存储器接口116耦合到控制器中心115。存储器接口的示例包括双倍数据速率(DDR)存储器接口、双通道DDR存储器接口和动态RAM(DRAM)存储器接口。在一个实施例中，控制器中心115是快速外围组件互连(PCIe或PCIE)互连层级中的根中心、根联合体或根控制器。控制器中心115的示例包括芯片组、存储器控制器中心(MCH)、北桥、互连控制器中心(ICH)、南桥和根控制器/中心。通常，术语芯片组指的是两个物理上分离的控制器中心，即耦合到互连控制器中心(ICH)的存储器控制器中心(MCH)。注意，当前系统通常包括与处理器105集成的MCH，而本文档来自技高网...

【技术保护点】
1.一种装置，包括：链路层到物理层接口适配器，用于：识别来自第一通信协议的第一链路层到物理层接口的第一就绪信号，其中，所述第一就绪信号指示所述第一协议的物理层准备好接受链路层数据以便在链路上传输；生成与第二通信协议的第二链路层到物理层接口兼容的第二就绪信号，其中，所述第二就绪信号根据预定义的延迟使链路层数据被从所述第二通信协议的链路层发送；生成与所述第一链路层到物理层接口兼容的第三就绪信号以向所述第一通信协议的物理层指示所述链路层数据将由所述第二通信协议的链路层发送；以及使用移位寄存器使所述链路层数据被根据所述预定义的延迟传递到所述物理层，其中，所述预定义的延迟包括从断言所述第一就绪信号到将所述链路层数据发送到所述物理层的延迟。

【技术特征摘要】
【国外来华专利技术】2016.10.01 US 15/283,3091.一种装置，包括：链路层到物理层接口适配器，用于：识别来自第一通信协议的第一链路层到物理层接口的第一就绪信号，其中，所述第一就绪信号指示所述第一协议的物理层准备好接受链路层数据以便在链路上传输；生成与第二通信协议的第二链路层到物理层接口兼容的第二就绪信号，其中，所述第二就绪信号根据预定义的延迟使链路层数据被从所述第二通信协议的链路层发送；生成与所述第一链路层到物理层接口兼容的第三就绪信号以向所述第一通信协议的物理层指示所述链路层数据将由所述第二通信协议的链路层发送；以及使用移位寄存器使所述链路层数据被根据所述预定义的延迟传递到所述物理层，其中，所述预定义的延迟包括从断言所述第一就绪信号到将所述链路层数据发送到所述物理层的延迟。2.如权利要求1所述的装置，其中，所述延迟包括多个周期。3.如权利要求2所述的装置，其中，所述移位寄存器包括多个移位寄存器，并且所述移位寄存器的数量对应于所述周期的数量。4.如权利要求3所述的装置，其中，所述接口适配器包括电路，并且所述电路包括所述移位寄存器。5.如权利要求1所述的装置，其中，所述第一通信协议提供链路层NULL微片，并且所述接口适配器还用于检测在所述链路层数据中的NULL微片和数据微片，并且在进入所述物理层之前使得所述NULL微片被丢弃。6.如权利要求5所述的装置，其中，当检测到NULL微片时，所述接口适配器将对所述第三就绪信号解除断言，以使所述NULL微片被丢弃。7.如权利要求6所述的装置，其中，对所述第三就绪信号解除断言使得所述第一就绪信号被解除断言。8.如权利要求6所述的装置，其中，所述第二链路层到物理层接口生成第四就绪信号以指示链路层数据就绪，并且当要在所述链接层数据中发送NULL微片时，所述第四就绪信号将保持断言。9.如权利要求6所述的装置，其中，所述接口适配器用于生成数据有效信号，以指示由所述第一通信协议支持的链路层数据是否要被从所述链路层发送到所述物理层，并且对所述第三就绪信号解除断言是基于所述数据有效信号的。10.如权利要求1所述的装置，其中，在所述第一链路层到物理层接口中，链路层数据从所述第一通信协议的链路层到所述第一通信协议的物理层的传输是基于推送模型的，并且在所述第二链路层到物理层接口中，链路层数据从所述第二通信协议的链路层到所述第二通信协议的物理层的传输是基于拉取模型的。11.如权利要求1所述的装置，其中，所述物理层用于使得提供一系列数据窗口，其中，所述链路层数据将被通过所述链路发送，并且不同通信协议的数据能够被在所述一系列数据窗口中的连续数据窗口中发送。12.一种方法，包括：识别来自第一通信协议的第一链路层到物理层接口的第一就绪信号，其中，所述第一就绪信号指示所述第一协议的物理层准备好接受链路层数据以便在链路上传输；生成与第二通信协议的第二链路层到物理层接口兼容的第二就绪信号，其中，所述第二就绪信号根据预定义的延迟使链路层数据被从所述第二协议的链路层发送；生成与所述第一链路层到物理层接口兼容的第三就绪信号以向所...

【专利技术属性】
技术研发人员：V·伊耶，M·韦格，W·R·哈勒克，R·R·沙阿，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US