用于同步链路的三倍数据率技术制造技术

描述了用于在同步串行总线上传送附加信息的系统、方法和装置。在耦合至串行总线的传送方设备处执行的方法包括在要于多导线串行总线的第一导线上传送的数据信号中提供第一数据，在要于多导线串行总线的第二导线上传送的时钟信号中提供一系列脉冲，其中每个脉冲具有上升沿和下降沿，每个边沿与第一数据的不同比特相对齐。该方法可包括通过基于时钟信号中第二数据的一个或多个比特的值来控制一系列脉冲中的每个脉冲的历时来对第二数据进行编码，以及在串行总线上传送数据信号和时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】用于同步链路的三倍数据率技术相关申请的交叉引用本申请要求于2016年8月2日向美国专利商标局提交的非临时申请No.15/226,113的优先权和权益，其全部内容通过援引纳入于此。
本公开一般涉及处理器与外围设备之间的接口，并且尤其涉及改进同步串行数据链路的数据吞吐量。背景移动通信设备可包括各种各样的组件，包括电路板、集成电路(IC)设备和/或片上系统(SoC)设备。各组件可包括通过串行总线进行通信的处理电路、用户接口组件、存储和其他外围组件。串行总线可同步地操作。在一个示例中，串行总线可包括承载时钟信号和数据信号的两条导线，其中时钟信号控制在数据信号中传送的数据比特的定时。可根据定义耦合至串行总线的设备之间的主从关系的通信协议来操作串行总线，其中例如主设备提供时钟信号并控制串行总线上的传输。多个主设备可耦合至串行总线，并且可争用对串行总线的控制。此类系统和装置中的串行总线可采用协议的组合(诸如，从集成电路间(I2C)协议导出的I3C协议)。在一些系统和装置中，移动通信设备(诸如，蜂窝电话)可采用多个设备(诸如，相机、显示器和对通信等待时间敏感的各种通信接口)，其中存在对所减少的等待时间的持续需求。进而，等待时间是要求在2导线同步链路上增加数据吞吐量的关键驱动。相应地，存在对增加在串行总线上的可用带宽的持续需求。概述本公开的某些方面涉及通过调制在同步数据通信链路上传送的时钟信号来启用附加数据的通信的系统、装置、方法和技术。在本公开的各个方面，在耦合至串行总线的接收方设备处执行的方法包括从接收自多导线串行总线的第一导线的时钟信号中的多个脉冲生成多个采样边缘，其中多个脉冲中的每个脉冲的历时表示附加数据的一个或多个比特的值。该方法可包括使用多个采样边缘中的每个边缘从接收自多导线串行总线的第二导线的数据信号捕获数据比特，以及对来自时钟信号的附加数据进行解码。在一个示例中，多个脉冲中的每个脉冲的历时表示附加数据的一个比特的值。在另一示例中，多个脉冲中的每个脉冲的历时表示第二数据的两个比特的值。在一方面，该方法包括生成与时钟信号和数据信号同步的接收时钟，以及使用该接收时钟从数据信号捕获数据比特。从数据信号捕获数据比特可包括在接收时钟的每循环捕获一个数据比特。从数据信号捕获数据比特可包括在接收时钟的每循环捕获两个数据比特。可在从数据信号捕获数据比特之前从数据信号接收起始比特，并且在接收起始比特的同时可使用在时钟信号中收到的一个或多个脉冲来同步接收时钟。一个或多个脉冲中的每一者可具有大约时钟信号周期的一半的历时。在接收起始比特的同时，时钟信号可具有大约50％的占空比。在一方面，时钟信号中的每个脉冲的中心可与数据信号中的连续比特之间的转变相对齐。在一个示例中，在根据I3C协议操作串行总线的同时从时钟信号对附加数据进行解码。在另一示例中，从根据与虚拟图形接口(VGI)或基于通用异步接收机/发射机(UART)技术的接口相关联的协议传送的时钟信号对附加数据进行解码。在本公开的各个方面，在耦合至串行总线的传送方设备处执行的方法包括在要于多导线串行总线的第一导线上传送的数据信号中提供第一数据，在要于多导线串行总线的第二导线上传送的时钟信号中提供一系列脉冲，其中每个脉冲具有上升沿和下降沿，每个边沿与第一数据的不同比特相对齐。该方法可包括通过基于时钟信号中第二数据的一个或多个比特的值来控制一系列脉冲中的每个脉冲的历时，对第二数据进行编码，以及在串行总线上传送数据信号和时钟信号。在一个示例中，第二数据的一个比特用于在每个脉冲的两个可能的脉冲历时之间进行选择。在另一示例中，第二数据的两个比特用于在每个脉冲的四个可能的脉冲历时之间进行选择。在一方面，该方法包括在数据信号中提供起始比特，其中起始比特在传输中位于第一数据之前，以及使用时钟信号中的两个脉冲对起始比特进行时钟定时。两个脉冲中的每一者具有大约时钟信号周期的一半的历时。在传送起始比特的同时，时钟信号可具有大约50％的占空比。在一方面，时钟信号中的每个脉冲的中心与数据信号中的连续比特之间的转变相对齐。在一方面，控制每个脉冲的历时包括基于第二数据的一个或多个比特的值从多个可能的历时中选择每个脉冲的历时，其中对于多个可能的历时中的每一者，每个脉冲的边沿定时保持在为串行总线上的时钟抖动定义的容差范围内。在一方面，在根据I3C协议操作串行总线的同时传送数据。在另一示例中，在根据与VGI或基于通用异步接收机/发射机(UART)技术的接口相关联的协议传送的时钟信号中传送附加数据。附图简述图1解说了在各IC设备之间采用根据多个可用标准之一来选择性地操作的数据链路的装置。图2解说了在各IC设备之间采用数据链路的装置的系统架构。图3解说了串行总线上的数据和时钟信号之间的定时关系的某些方面。图4解说了在串行总线的一个示例中涉及在每个数据比特分组之前传送的起始比特的定时。图5解说了与在DDR通信模式下操作的串行总线上数据分组或数据帧的传输相关的定时。图6解说了与使用已经根据本文中所公开的某些方面来适配的串行接口的传输相关的定时。图7解说了根据本文所公开的某些方面的与其中所传送时钟被脉宽调制的传输相关的定时的某些方面。图8解说了根据本文所公开的某些方面的与其中所传送时钟被脉宽调制和脉幅调制的传输相关的定时的某些方面。图9解说了耦合至串行总线且根据本文所公开的某些方面的配置或适配的发射机和接收机的示例。图10是解说采用可根据本文公开的某些方面来适配的处理电路的装置的示例的框图。图11是解说根据本文所公开的某些方面的被配置为在脉宽调制时钟信号中传送数据的设备的某些方面的流程图。图12是解说根据本文中公开的某些方面的用于对脉宽调制时钟信号中的数据进行编码的传送方装置的硬件实现的示例的示图。图13是解说根据本文所公开的某些方面的被配置为从脉宽调制时钟信号对数据进行解码的设备的某些方面的流程图。图14是解说根据本文中公开的某些方面的用于从脉宽调制时钟信号对数据进行解码的接收方装置的硬件实现的示例的示图。详细描述以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。现在将参照各种装置和方法给出本专利技术的若干方面。这些装置和方法将在以下详细描述中进行描述并在附图中由各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)来解说。这些元素可使用电子硬件、计算机软件、或其任何组合来实现。此类元素是实现成硬件还是软件取决于具体应用和加诸于整体系统上的设计约束。概览串行接口频繁用于在一个或多个设备中提供的组件、功能和电路之间的数字通信，其中设备可包括SoC和/或IC设备。可根据标准组织定义的规范和协议来操作在处理器、调制解调器和其他外围设备之间部署的串行数据链路。在一个示例中，串行数据链路可根据I3C协议来操作，该协议包括其中根据在双导线总线的第二导线上传送的时钟信号在双导线总线的第一导线上传送数据的同步操作模式。IC设备的持续增加的能力和增加的操作频率导致对串行数据链路的增加性本文档来自技高网...

【技术保护点】
1.一种在耦合至串行总线的接收方设备处执行的方法，包括：从接收自多导线串行总线的第一导线的时钟信号中的多个脉冲产生多个采样边沿，其中所述多个采样边沿从所述多个脉冲中的脉冲的上升沿和下降沿产生；使用所述多个采样边沿中的每个边沿从接收自所述多导线串行总线的第二导线的数据信号捕获数据比特；以及从所述多个脉冲中的每个脉冲的历时对来自所述时钟信号的附加数据进行解码，其中每个脉冲的历时表示所述附加数据的一个或多个比特的值。

【技术特征摘要】
【国外来华专利技术】2016.08.02 US 15/226,1131.一种在耦合至串行总线的接收方设备处执行的方法，包括：从接收自多导线串行总线的第一导线的时钟信号中的多个脉冲产生多个采样边沿，其中所述多个采样边沿从所述多个脉冲中的脉冲的上升沿和下降沿产生；使用所述多个采样边沿中的每个边沿从接收自所述多导线串行总线的第二导线的数据信号捕获数据比特；以及从所述多个脉冲中的每个脉冲的历时对来自所述时钟信号的附加数据进行解码，其中每个脉冲的历时表示所述附加数据的一个或多个比特的值。2.如权利要求1所述的方法，其特征在于，所述多个脉冲中的每个脉冲的历时表示所述附加数据的一个比特的值。3.如权利要求1所述的方法，其特征在于，所述多个脉冲中的每个脉冲的历时表示所述附加数据的两个比特的值。4.如权利要求1所述的方法，其特征在于，进一步包括：生成与所述时钟信号和所述数据信号同步的接收时钟；以及使用所述接收时钟从所述数据信号捕获数据比特。5.如权利要求4所述的方法，其特征在于，从所述数据信号捕获所述数据比特包括：在所述接收时钟的每循环捕获一个数据比特。6.如权利要求4所述的方法，其特征在于，从所述数据信号捕获所述数据比特包括：在所述接收时钟的每循环捕获两个数据比特。7.如权利要求4所述的方法，其特征在于，进一步包括：在从所述数据信号捕获所述数据比特之前从所述数据信号接收起始比特；以及在接收所述起始比特的同时使用在所述时钟信号中收到的一个或多个脉冲同步所述接收时钟，其中所述一个或多个脉冲中的每一者具有大约所述时钟信号的周期的一半的历时。8.如权利要求1所述的方法，其特征在于，所述时钟信号中的每个脉冲的中心与所述数据信号中的连续比特之间的转变相对齐。9.如权利要求1所述的方法，其特征在于，在根据I3C协议操作所述串行总线的同时从所述时钟信号对所述附加数据进行解码。10.如权利要求1所述的方法，其特征在于，进一步包括：从所述时钟信号对脉幅调制数据进行解码，其中所述脉幅调制数据以所述多个脉冲的电压电平进行编码。11.一种装置，包括：多个接收机，每个接收机被耦合至串行总线的导线；时钟发生器，其被配置为在接收时钟信号中提供采样边沿，其中所述采样边沿对应于从所述串行总线的第一导线收到的时钟信号中的脉冲的上升沿和下降沿；解码器，其被配置为使用所述采样边沿从接收自所述串行总线的第二导线的数据信号捕获第一数据；以及脉宽解调器，其被配置为提取以所述时钟信号中的所述脉冲的历时编码的第二数据，其中每个脉冲具有表示所述第二数据的一个或多个比特的值的历时。12.如权利要求11所述的装置，其特征在于，所述脉冲中的每个脉冲的历时表示所述第二数据的一个比特的值。13.如权利要求11所述的装置，其特征在于，所述脉冲中的每个脉冲的历时表示所述第二数据的两个比特的值。14.如权利要求11所述的装置，其特征在于，所述解码器被配置为：在所述接收时钟的每循环捕获所述第一数据的一个比特。15.如权利要求11所述的装置，其特征在于，所述解码器被配置为：在所述接收时钟的每循环捕获所述第一数据的两个比特。16.如权利要求11所述的装置，其特征在于，所述时钟发生器被配置为：在所述第一数据的比特可用于从所述数据信号捕获之前从所述数据信号接收起始比特的同时，使用在所述时钟信号中收到的一个或多个脉冲同步所述接...

【专利技术属性】
技术研发人员：L·J·米什拉，R·D·韦斯特费尔特，H·D·奥沙尔，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US