一种基于路径延时分析的硬件木马检测方法技术

本发明专利技术涉及集成电路检测技术领域，具体涉及一种基于路径延时分析的硬件木马检测方法。包括检测结构，所述检测结构包括依次连接的检测模块、结果输出模块和数据选择器；确定载体电路中的脆弱线路；根据脆弱线路在载体电路上添加检测结构；对添加检测结构的载体电路进行第一次动态仿真；在载体电路中植入预先设定的木马；对植入预先设定的木马的载体电路进行第二次动态仿真；根据所述第一仿真结果和所述第二仿真结果判断所述载体电路中是否被植入了硬件木马。本发明专利技术实施例，增加了集成电路的可信度，使得木马攻击的难度加大。

A Hardware Trojan Horse Detection Method Based on Path Delay Analysis

The invention relates to the technical field of integrated circuit detection, in particular to a hardware Trojan horse detection method based on path delay analysis. The detection structure includes detection module, result output module and data selector connected sequentially; determining the fragile line in the carrier circuit; adding detection structure to the carrier circuit according to the fragile line; carrying out the first dynamic simulation of the carrier circuit with detection structure; implanting a pre-set Trojan horse in the carrier circuit; and implanting a pre-set Trojan horse into the carrier circuit; and determining the fragile line in the carrier circuit. The second dynamic simulation of the Trojan horse's carrier circuit is carried out. According to the first simulation result and the second simulation result, whether the hardware Trojan horse is implanted in the carrier circuit is judged. The embodiment of the present invention increases the reliability of the integrated circuit and makes Trojan horse attack more difficult.

【技术实现步骤摘要】
一种基于路径延时分析的硬件木马检测方法
本专利技术涉及集成电路检测
，具体涉及一种基于路径延时分析的硬件木马检测方法。
技术介绍
当今集成电路供应链的全球化已成趋势，生产出一块合格的芯片大致需要4个环节：IC设计、制造、测试及封装。由于完成各个环节的费用十分昂贵，技术体系十分庞大并且复杂，使得各个环节相分离，彼此单独进行。因此用户使用的芯片被硬件黑客植入木马的可能性变大，由此将引发芯片的安全问题，近年来集成电路的硬件木马问题，不仅仅在学术界，而且在工业界也引起了关注。一部分原因是芯片设计外包，制造厂往低成本地区迁移，使得设计制造分离。还有一部分原因是，随着芯片面积的减小，其集成度和复杂度越来越高，生产流程中对第三方知识产权(IP)和不同厂商自动化工具的依赖增加。从本质上讲，硬件木马植入后的芯片极有可能具备一些设计师、供应商或者用户都不知道的附加功能。经部署后这些附加功能被激发，利用现有芯片去实施一些攻击犯罪。攻击一旦被触发，轻则增加芯片功耗，重则窃取用户敏感数据，使芯片瘫痪。过去几年已经提出了一些木马检测方法。一般而言，检测方法可以分为反剖芯片、旁路信息分析或木马激活三类。在没有植入木马之前的芯片的时序信息是可以提取到的，将其提取出来作为签名，一旦第三方向芯片中加入了硬件木马就会改变芯片的时序信息。从而被检测出来。这种方法的优点是不需要完全激活木马电路(逻辑测试技术)，也不需要破坏电路(失效分析)，检测准确度高。基于时序的侧信道检测方法主要有两种，有研究人员使用芯片的延时信息作为水印去判断待测芯片中是否存在硬件木马。也有研究人员使用延时检测结构将芯片中的时延信息提取出来作为水印与待测芯片进行对比。但是，第一种检测方法只能检测到对关键路径影响较大的硬件木马，而如果需要检测那些只改变非关键路径延时的硬件木马，需要做大量的测试用例。然而木马为了保持其隐蔽性，大多存在于非关键路径上面，从而降低其存在对延时和功耗的影响。同时对于大部分组合逻辑型的硬件木马不存在和时钟网络的连接，因此很难检测到组合逻辑型木马的存在。第二种方法由于其载体电路是一个纯组合逻辑电路，只在每一个原始输出端口添加影子寄存器，这样一来不仅增加了pad的消耗，还增大了面积开销。同时，实际电路中即存在组合逻辑电路也存在时序逻辑电路，因此该方法解决的问题过于片面。使得木马检测无法达到预期的效果。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种基于路径延时分析的硬件木马检测方法。本专利技术要解决的技术问题通过以下技术方案实现：本专利技术实施例提供了一种基于路径延时分析的硬件木马检测方法，所述方法步骤如下：确定所述载体电路中的脆弱线路；根据所述脆弱线路在载体电路上添加检测结构；对添加检测结构的载体电路进行第一次动态仿真，得到第一仿真结果；在载体电路中植入预先设定的木马；对植入预先设定的木马的载体电路进行第二次动态仿真，得到第二仿真结果；根据所述第一仿真结果和所述第二仿真结果判断所述载体电路中是否被植入了硬件木马；其中，所述检测结构包括依次连接的检测模块、结果输出模块和数据选择器；所述数据选择器包括第一数据选择器和若干第二数据选择器；所述结果输出模块包括结果寄存器；所述检测模块包括影子时钟、影子寄存器和异或门，所述影子寄存器的控制端与影子时钟连接，所述影子寄存器的输入端与组合逻辑路径的输出端连接，所述影子寄存器的输出端与异或门的一个输入端连接，所述异或门的另一个输入端与目的寄存器的输出端相连；所述第一数据选择器的一个输入端与一个检测模块的异或门输出端连接，另一个输入端与目的寄存器连接，第一数据选择器的输出端与结果寄存器的输入端相连；所述第二数据选择器的一个输入端与一个检测模块的异或门输出端连接，另一个输入端与上一检测结构的结果寄存器的输出端连接，第二数据选择器的输出端与一个结果寄存器的输入连接。在本专利技术的一个实施例中，根据所述脆弱线路在载体电路上添加检测结构，包括，若脆弱线路的末端是目的寄存器，则在脆弱线路的末端直接添加检测结构；若脆弱线路的末端是载体电路的原始输出，则在所述原始输出的末端连接寄存器后在脆弱线路的末端添加检测结构。在本专利技术的一个实施例中，还包括对添加检测结构的载体电路进行静态分析；根据静态分析结果，对电路中元器件间的距离进行调整，保证目的寄存器和影子寄存器的时钟网络延迟相等。在本专利技术的一个实施例中，在载体电路中植入预先设定的木马，包括，在载体电路中的不同位置插入至少两种木马，且每插入一个木马，都对载体电路进行静态时序分析，若判断载体电路的时序正确则插入下一个木马。在本专利技术的一个实施例中，还包括对植入木马的载体电路进行静态分析；根据静态分析结果，对电路中元器件间的距离进行调整，保证目的寄存器和影子寄存器的时钟网络延迟相等。在本专利技术的另一个一个实施例中，对植入预先设定的木马的载体电路进行第二次动态仿真，得到第二仿真结果，包括，对植入木马的载体电路进行动态仿真，得到初次仿真结果；在对加入木马的载体电路进行仿真的环境中加入工艺偏差；在加入工艺偏差的环境中对植入木马的载体电路进行带入初次仿真结果的动态仿真，得到第二仿真结果。本专利技术还提供了一种基于路径延时分析的硬件木马检测方法的检测电路，包括依次连接的检测模块、结果输出模块和数据选择器；所述数据选择器包括第一数据选择器和若干第二数据选择器；所述结果输出模块包括结果寄存器；所述检测模块包括影子时钟、影子寄存器和异或门，所述影子寄存器(2)的控制端与影子时钟连接，所述影子寄存器的输入端与组合逻辑路径的输出端连接，所述影子寄存器的输出端与异或门的一个输入端连接，所述异或门的另一个输入端与目的寄存器的输出端相连；所述第一数据选择器的一个输入端与一个检测模块的异或门输出端连接，另一个输入端与目的寄存器连接，第一数据选择器的输出端与结果寄存器的输入端相连；所述第二数据选择器的一个输入端与一个检测模块的异或门输出端连接，另一个输入端与上一检测结构的结果寄存器的输出端连接，第二数据选择器的输出端与一个结果寄存器的输入连接。与现有技术相比，本专利技术的有益效果：本专利技术在传统的时序侧信道检测技术的基础上采用了延迟侧信道检测技术，提供了一种可以检测电路中任一条路径延时的方法，在对关键路径进行检测的同时也对电路中的脆弱线路进行检测，使得木马攻击的难度加大，从而增加集成电路的可信度。附图说明图1为本专利技术实施例提供的一种基于路径延时分析的硬件木马检测方法的流程框图；图2为本专利技术提供的一种基于路径延时分析的硬件木马检测方法的检测电路的结构示意图；附图说明：影子时钟-1；影子寄存器-2；异或门-3；结果寄存器-4；源寄存器-5；组合逻辑路径-6；目的寄存器7；第一数据选择器-8；第二数据选择器-9；控制信号-10。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。本专利技术实施例提供了一种基于路径延时分析的硬件木马检测方法，所述方法步骤如下：确定所述载体电路中的脆弱线路；根据所述脆弱线路在载体电路上添加检测结构；对添加检测结构的载体电路进行第一次动态仿真，得到第一仿真结果；在载体电路中植入预先设定的木马；对植入预先设定的木马的载体电路进行第二次动态仿真，得到第二仿真结果；根据所述第本文档来自技高网...

【技术保护点】
1.一种基于路径延时分析的硬件木马检测方法，包括载体电路，其特征在于：所述方法步骤如下：确定所述载体电路中的脆弱线路；根据所述脆弱线路在载体电路上添加检测结构；对添加检测结构的载体电路进行第一次动态仿真，得到第一仿真结果；在载体电路中植入预先设定的木马；对植入预先设定的木马的载体电路进行第二次动态仿真，得到第二仿真结果；根据所述第一仿真结果和所述第二仿真结果判断所述载体电路中是否被植入了硬件木马；其中，所述检测结构包括依次连接的检测模块、结果输出模块和数据选择器；所述数据选择器包括第一数据选择器(8)和若干第二数据选择器(9)；所述结果输出模块包括结果寄存器(4)；所述检测模块包括影子时钟(1)、影子寄存器(2)和异或门(3)，所述影子寄存器(2)的控制端与影子时钟(1)连接，所述影子寄存器(2)的输入端与组合逻辑路径(6)的输出端连接，所述影子寄存器(2)的输出端与异或门(3)的一个输入端连接，所述异或门(3)的另一个输入端与目的寄存器(7)的输出端相连；所述第一数据选择器(8)的一个输入端与一个检测模块的异或门(3)输出端连接，另一个输入端与目的寄存器(7)连接，第一数据选择器(8)的输出端与结果寄存器(4)的输入端相连；所述第二数据选择器(9)的一个输入端与一个检测模块的异或门(3)输出端连接，另一个输入端与上一检测结构的结果寄存器(4)的输出端连接，第二数据选择器(9)的输出端与一个结果寄存器(4)的输入连接。...

【技术特征摘要】
1.一种基于路径延时分析的硬件木马检测方法，包括载体电路，其特征在于：所述方法步骤如下：确定所述载体电路中的脆弱线路；根据所述脆弱线路在载体电路上添加检测结构；对添加检测结构的载体电路进行第一次动态仿真，得到第一仿真结果；在载体电路中植入预先设定的木马；对植入预先设定的木马的载体电路进行第二次动态仿真，得到第二仿真结果；根据所述第一仿真结果和所述第二仿真结果判断所述载体电路中是否被植入了硬件木马；其中，所述检测结构包括依次连接的检测模块、结果输出模块和数据选择器；所述数据选择器包括第一数据选择器(8)和若干第二数据选择器(9)；所述结果输出模块包括结果寄存器(4)；所述检测模块包括影子时钟(1)、影子寄存器(2)和异或门(3)，所述影子寄存器(2)的控制端与影子时钟(1)连接，所述影子寄存器(2)的输入端与组合逻辑路径(6)的输出端连接，所述影子寄存器(2)的输出端与异或门(3)的一个输入端连接，所述异或门(3)的另一个输入端与目的寄存器(7)的输出端相连；所述第一数据选择器(8)的一个输入端与一个检测模块的异或门(3)输出端连接，另一个输入端与目的寄存器(7)连接，第一数据选择器(8)的输出端与结果寄存器(4)的输入端相连；所述第二数据选择器(9)的一个输入端与一个检测模块的异或门(3)输出端连接，另一个输入端与上一检测结构的结果寄存器(4)的输出端连接，第二数据选择器(9)的输出端与一个结果寄存器(4)的输入连接。2.根据权利要求1所述的一种基于路径延时分析的硬件木马检测方法，其特征在于：根据所述脆弱线路在载体电路上添加检测结构，包括，若脆弱线路的末端是目的寄存器(7)，则在脆弱线路的末端直接添加检测结构；若脆弱线路的末端是载体电路的原始输出，则在所述原始输出的末端连接寄存器；在连接寄存器后的脆弱线路的末端添加检测结构。3.根据权利要求2所述的一种基于路径延时分析的硬件木马检测方法，其特征在于：还包括对添加检测结构的载体电路进行静态分析；根据静态分析结果，对电路中元器件间的距离进行调整，保证目的寄存器(7...

【专利技术属性】
技术研发人员：史江义，陈琦璇，白永晨，郝跃，马佩军，汪滔，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61