具有机器学习攻击抵抗的非线性物理不可克隆函数（PUF）电路制造技术

实施例包括用于物理不可克隆函数(PUF)电路的装置、方法和系统。PUF电路可以包括PUF单元阵列，用于响应于质询位串来生成认证代码的相应响应位。PUF单元可以包括交叉耦合的反相器对，各个反相器包括独立可选择的下拉支路或上拉支路。基于质询位串，可以选择性地激活每个反相器的上拉支路或下拉支路中的一个支路。PUF单元可以进一步包括第一和第二可配置时钟延迟电路，用于将相应的时钟信号传递至PUF单元的预充电晶体管。暗位掩码电路可以生成用于PUF电路的软暗位掩码。可描述并要求保护其他实施例。

【技术实现步骤摘要】
【国外来华专利技术】具有机器学习攻击抵抗的非线性物理不可克隆函数(PUF)电路相关申请本申请要求2016年9月27日提交的题为“具有机器学习攻击抵抗的非线性物理不可克隆函数(PUF)电路(NON-LINEARPHYSICALLYUNCLONABLEFUNCTION(PUF)CIRCUITWITHMACHINE-LEARNINGATTACKRESISTANCE)”的美国申请15/277,856的优先权。
本专利技术的实施例总体上涉及电子电路
，并且更具体地涉及用于安全器件认证的物理不可克隆函数(PUF)电路。
技术介绍
本文中所提供的背景描述用于总体上呈现本公开的上下文的目的。在此
技术介绍
部分所描述的程度上的当前命名的专利技术人的工作以及在递交时可不以其他方式作为现有技术的描述的各方面既不明确地又不隐含地被承认为是对于本公开的现有技术。除非在本文中另外指出，否则在此部分中描述的方法对于本公开中的权利要求不是现有技术，并且也不会因为被包含在此部分中而被承认是现有技术。许多电子电路(诸如，计算机芯片)使用加密密钥以便与另一器件进行认证。加密密钥有时由制造商来编程，并且存储在电子电路管芯上的熔丝中。然而，熔丝易于受到视觉和电子探测攻击。而且，由于熔丝由制造商来编程，因此它们对于测试台上的内部攻击是脆弱的。一些电路使用物理不可克隆函数(PUF)电路来生成用于器件认证的认证密钥。PUF电路利用PUF电路的器件(例如，晶体管)的物理变化来生成认证密钥。然而，当前的数字PUF电路在质询-响应对之间具有线性关系，由此使这些质询-响应对易受机器学习攻击的影响。附图简述通过下列结合附图的详细描述，将容易理解实施例。为了便于该描述，类似的附图标记指定类似的结构元件。通过示例方式而非通过限制的方式在附图的各图中示出各实施例。图1展示了根据各实施例的物理不可克隆函数(PUF)电路。图2展示了根据各实施例的PUF单元。图3展示了根据各实施例的另一个PUF单元。图4展示了根据各实施例的用于基于质询位串生成PUF单元的质询信号的电路。图5展示了根据各实施例的另一个PUF单元。图6展示了根据各实施例的PUF单元的暗位掩码电路。图7展示了根据各实施例的用于向PUF单元提供逐质询的软暗位掩码的掩码电路。图8展示了根据各实施例的用于向PUF单元提供逐支路的软暗位掩码的掩码电路。图9展示了根据各实施例的用于向PUF单元提供逐单元的软暗位掩码的掩码电路。图10展示了根据各实施例被配置用于采用本文所述的装置和方法的示例系统。具体实施方式实施例包括用于物理不可克隆函数(PUF)电路的装置、方法和系统。PUF电路可以包括PUF单元阵列，用于响应于质询位串来生成认证代码的相应响应位。PUF单元可以包括交叉耦合的反相器对，各个反相器包括独立可选择的下拉支路或上拉支路。基于质询位串，可以选择性地激活每个反相器的上拉支路或下拉支路中的一个支路，并且被激活的上拉支路或下拉支路可以用于生成响应位。预充电晶体管可以耦合至输出节点和输出拔节点，以在PUF单元的预充电阶段期间将输出节点和输出拔节点预充电至同一电压电平。可以由相应时钟信号来断开预充电晶体管，以使PUF单元转变至求值阶段，在该求值阶段中PUF单元生成响应位。在一些实施例中，PUF单元可以进一步包括第一可配置时钟延迟电路和第二可配置时钟延迟电路，用于将相应的时钟信号传递至PUF单元的预充电晶体管。时钟延迟电路可以包括多个独立可选择的延迟单元，这些独立可选择的延迟单元可以在时钟延迟路径上被独立地激活以生成相应时钟信号。可以基于质询位串来激活每个时钟延迟电路的延迟单元中的一个延迟单元。由PUF单元在输出节点处生成的响应位的值可取决于时钟延迟电路的激活的反相器且取决于交叉耦合的反相器的激活的下拉支路或上拉支路。此外，由不同PUF单元对于给定质询的响应位的值可以基于时钟延迟电路以及下拉支路或上拉支路中的晶体管中的随机过程变化而变化。相应地，PUF电路可以生成对于对应的质询集合的响应的集合，该对应的质询集合对于PUF电路是唯一的并且可以用于认证PUF电路和/或相关联的器件。此外，在PUF单元和/或PUF电路的质询-响应对之间可能存在非线性关系。即，对于一个质询-响应对的了解不可用于预测另一个质询-响应对。相应地，PUF电路可以抵抗机器学习攻击。在一些实施例中，暗位掩码电路可以生成用于PUF电路的软暗位掩码。可以在PUF电路的上电时生成软暗位掩码。软暗位掩码可以是逐质询、逐支路或逐单元的。在以下具体实施方式中，参考形成其一部分并且通过可实践的说明实施例示出的附图，其中，贯穿附图相同的标号指示相同的部件。应理解，可利用其他实施例并作出结构或逻辑的改变而不背离本公开的范围。因此，以下具体实施方式不应以限制的意义来理解，并且实施例的范围由所附权利要求及其等效方案来限定。可以按在理解要求保护的主题中最有帮助的方式轮流将各操作描述为多个分立动作或操作。然而，不应将描述的顺序解释为暗示这些操作必然依赖顺序。具体而言，可以不按照呈现的顺序执行这些操作。能以不同于所描述的实施例的顺序执行所描述的操作。在附加的实施例中，可以执行各种附加操作和/或可以省略所描述的操作。为了本公开的目的，短语“A和/或B”和“A或B”的意思是(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。说明书可使用短语“在实施例中”或“在多个实施例中”，其每一个可指代相同或不同实施例中的一个或多个。此外，相对于本公开的实施例所使用的术语“包含”、“包括”、“具有”等是同义的。如在本文中所使用，术语“电路系统”可以指代以下各项、是以下各项的一部分或包括以下各项：专用集成电路(ASIC)、电子电路、处理器(共享的、专用的或组)、组合逻辑电路和/或提供所描述的功能的其他合适的硬件组件。如在本文中所使用，“计算机实现的方法”可以指由一个或多个处理器执行的任何方法、具有一个或多个处理器的计算机系统、诸如智能电话(其可以包括一个或多个处理器)的移动器件、平板计算机、膝上型计算机、机顶盒、游戏控制台等。图1展示了根据各实施例的物理不可克隆函数(PUF)电路100。在一些实施例中，PUF电路100可以被包括在集成电路(诸如，处理器)中，并且可以设置在与集成电路的其他功能块相同的管芯上。PUF电路100可以包括多个PUF单元102。PUF单元102可以包括例如分别为在图2、图3和图5中示出的PUF单元200、PUF单元300和/或PUF单元500，并且在下文中进一步讨论。各个PUF单元102可以生成认证密钥的一个或多个输出位。认证密钥可以用于认证包括PUF电路100的器件(例如，无线通信器件)例如，认证密钥可以用于保护器件与另一个器件之间的通信和/或器件与云端之间的通信。替代性地或另外地，PUF电路100可以用于相对于器件的其他组件来认证包括PUF电路100的集成电路。在一些实施例中，PUF电路100可以用在质询-响应认证方案中。例如，PUF单元102可以(例如，从正试图对与PUF电路100相关联的集成电路进行认证的另一个器件)接收包括一个或多个位的质询位串，并且可以响应于质询生成一个或多个响本文档来自技高网...

【技术保护点】
1.一种物理不可克隆函数(PUF)电路，包括：输出节点和输出拔节点；第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦合在所述输出节点和所述输出拔节点之间，其中所述第一反相器包括多个支路，其中所述多个支路是下拉支路或上拉支路，其中所述多个支路中的一个支路用于基于质询位串来选择性地激活，并且其中被激活的支路用于在所述输出节点处生成响应位。

【技术特征摘要】
【国外来华专利技术】2016.09.27 US 15/277,8561.一种物理不可克隆函数(PUF)电路，包括：输出节点和输出拔节点；第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦合在所述输出节点和所述输出拔节点之间，其中所述第一反相器包括多个支路，其中所述多个支路是下拉支路或上拉支路，其中所述多个支路中的一个支路用于基于质询位串来选择性地激活，并且其中被激活的支路用于在所述输出节点处生成响应位。2.如权利要求1所述的PUF电路，其特征在于，所述第二反相器包括多个支路，并且其中所述第二反相器的多个支路中的一个支路用于基于所述质询位串来选择性地激活，并且其中所述第二反相器的被激活的支路用于在所述输出节点处生成所述响应位。3.如权利要求1所述的PUF电路，进一步包括：第一预充电晶体管，所述第一预充电晶体管耦合至所述输出节点；第二预充电晶体管，所述第二预充电晶体管耦合至所述输出拔节点；其中所述第一预充电晶体管和所述第二预充电晶体管用于在所述PUF电路的预充电阶段期间迫使所述输出节点和所述输出拔节点为同一电压电平，并且其中所述响应位在所述预充电阶段后的所述PUF电路的求值阶段期间生成。4.如权利要求3的PUF电路，其特征在于，所述第一预充电晶体管用于响应于第一时钟信号来迫使所述输出节点为所述电压电平，其中所述第二预充电晶体管用于响应于第二时钟信号来迫使所述输出拔节点为所述电压电平，并且其中所述PUF电路进一步包括：第一时钟延迟电路，所述第一时钟延迟电路耦合至所述第一预充电晶体管，用于生成所述第一时钟信号；以及第二时钟延迟电路，所述第二时钟延迟电路耦合至所述第二预充电晶体管，用于生成所述第二时钟信号，其中所述第一时钟延迟电路和所述第二时钟延迟电路包括多个延迟单元，其中所述多个延迟单元中的一个延迟单元基于所述质询位串来选择性地激活，并且其中被激活的延迟单元用于生成相应的第一时钟信号或第二时钟信号。5.如权利要求4所述的PUF电路，进一步地，其特征在于，所述延迟单元包括一个或多个反相器。6.如权利要求1所述的PUF电路，其特征在于，所述支路是下拉支路，并且其中各个下拉支路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联耦合在所述输出节点与接地路径之间以接收接地电势，其中所述第一晶体管的栅极端子耦合至所述输出拔节点，并且其中所述第二晶体管的栅极端子用于接收从所述质询位串导出的质询信号以选择性地激活各个下拉支路。7.如权利要求1所述的PUF电路，其特征在于，所述支路是上拉支路，并且其中各个上拉支路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管串联耦合在所述输出节点与供电路径之间以接收供电电压，其中所述第一晶体管的栅极端子耦合至所述输出拔节点，并且其中所述第二晶体管的栅极端子用于接收从所述质询位串导出的质询信号以选择性地激活各个上拉支路。8.如权利要求1至7中任一项所述的PUF电路，进一步包括暗位掩码电路，所述暗位掩码电路用于在所述PUF电路的上电时生成用于所述PUF电路的软暗位掩码。9.如权利要求8所述的PUF电路，其特征在于，所述软暗位掩码是逐质询水平、逐支路水平或逐单元水平的。10.如权利要求1所述的PUF电路，其特征在于，所述输出节点、所述输出拔节点、所述第一反相器和所述第二反相器被包括在PUF单元中，并且其中所述PUF电路包括多个PUF单元以生成相应的响应位。11.一种物理不可克隆函数(PUF)电路，包括：用于基于质询位串来选择交叉耦合的反相器对的各个反相器的多个上拉支路或下拉支路中的一个支路的装置；以及用于使用每一个反相器的所选择的上拉支路或下拉支路来生成响应位...

【专利技术属性】
技术研发人员：V·B·苏瑞史，S·K·马修，S·K·萨特帕西，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US