数字相关双采样电路和包括其的图像传感器制造技术

本申请提供了一种数字相关双采样(CDS)电路和一种图像传感器。该数字相关双采样电路包括第一锁存电路、第一转换电路、第二转换电路、第二锁存电路和计算电路。第一锁存电路基于第一控制信号锁存输入相移码，以存储第一相移码和第二相移码。第一转换电路将第一相移码和第二相移码转换为第一格雷码和第二格雷码。第二转换电路将第一格雷码和第二格雷码转换为第一二进制码和第二二进制码。第二锁存电路基于第二控制信号锁存第二转换电路的输出，以存储第一二进制码。计算电路对第一二进制码和第二二进制码操作，以产生第三二进制码，并且输出第三二进制码。

【技术实现步骤摘要】
数字相关双采样电路和包括其的图像传感器相关申请的交叉引用该申请要求于2017年9月25日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0123532的优先权，该申请的全部内容以引用方式并入本文中。
示例实施例整体涉及相关双采样(CDS)技术，更具体地说，涉及数字CDS电路和包括数字CDS电路的图像传感器。
技术介绍
互补金属氧化物半导体(CMOS)图像传感器已用作用于拍摄图像的装置。通常，由于像素的固有特性(诸如固定模式噪声(FPN))之间的差异，从CMOS图像传感器的像素阵列输出的模拟像素信号可具有变化，并且由于与CMOS图像传感器的像素阵列的各列对应的模数(ADC)转换器的特性之间的差异，基于模拟像素信号产生的数字像素信号可具有变化。为了补偿这种变化，可以使用CDS技术来操作CMOS图像传感器。最近，CMOS图像传感器的帧率和工作频率已增加，因此CMOS图像传感器的功耗也会增加。
技术实现思路
本专利技术构思的至少一个示例实施例提供了能够以相对高的速度和低功耗操作的数字CDS电路。本专利技术构思的至少一个示例实施例提供了包括数字CDS电路的图像传感器。根据示例实施例，一种数字CDS电路包括第一锁存电路、第一转换电路、第二转换电路、第二锁存电路和计算电路。第一锁存电路基于第一控制信号锁存输入相移码，以按次序存储第一相移码和第二相移码。第一相移码表示复位分量。第二相移码表示图像分量。第一转换电路将第一相移码和第二相移码分别转换为第一格雷码和第二格雷码。第二转换电路将第一格雷码和第二格雷码分别转换为第一二进制码和第二二进制码。第二锁存电路基于第二控制信号锁存第二转换电路的输出，以存储第一二进制码。计算电路基于第一二进制码和第二二进制码从图像分量中减去复位分量，以产生第三二进制码，并且按次序输出第三二进制码。第三二进制码表示有效图像分量。根据本专利技术构思的示例实施例，一种数字CDS电路包括第一锁存电路、第一转换电路、第二锁存电路、第二转换电路和计算电路。第一锁存电路基于第一控制信号锁存输入相移码，以按次序存储第一相移码和第二相移码。第一相移码表示复位分量。第二相移码表示图像分量。第一转换电路将第一相移码和第二相移码分别转换为第一格雷码和第二格雷码。第二锁存电路基于第二控制信号锁存第一转换电路的输出，以存储第一格雷码。第二转换电路将第一格雷码和第二格雷码分别转换为第一二进制码和第二二进制码。计算电路基于第一二进制码和第二二进制码从图像分量中减去复位分量，以产生第三二进制码，并且按次序输出第三二进制码。第三二进制码表示有效图像分量。根据本专利技术构思的示例实施例，一种图像传感器包括像素阵列、比较块和数字CDS块。像素阵列基于入射光产生多个模拟像素信号。比较块将所述多个模拟像素信号与斜坡信号比较，以产生多个第一控制信号和多个第二控制信号。数字CDS块包括多个数字CDS电路，并且基于所述多个第一控制信号、所述多个第二控制信号和输入相移码执行数字CDS，以产生多个有效图像二进制码。所述多个数字CDS电路中的每一个包括第一锁存电路、第一转换电路、第二转换电路、第二锁存电路和计算电路。第一锁存电路基于所述多个第一控制信号之一锁存输入相移码，以按次序存储第一相移码和第二相移码。第一相移码表示复位分量。第二相移码表示图像分量。第一转换电路将第一相移码和第二相移码分别转换为第一格雷码和第二格雷码。第二转换电路将第一格雷码和第二格雷码分别转换为第一二进制码和第二二进制码。第二锁存电路基于所述多个第二控制信号之一存储第一二进制码或第一格雷码。计算电路基于第一二进制码和第二二进制码从图像分量中减去复位分量，以产生第三二进制码，并且按次序输出第三二进制码。第三二进制码表示有效图像分量。在根据本专利技术构思的示例实施例的数字CDS电路和包括数字CDS电路的图像传感器中，可在图像传感器的每一列中执行CDS操作，并且可通过按次序将相移码转换为格雷码和将格雷码转换为二进制码来产生有效图像二进制码。数字CDS电路可基于具有相对低的频率的相移码来操作，并且可与基于格雷码操作的常规数字CDS电路具有基本相同的输出或计算结果。换句话说，可通过具有相对低的频率的相移码实施相对准确和/或详细的表示，因此可降低功耗。附图说明将根据从下面结合附图的详细描述更清楚地理解示出性、非限制性示例实施例。图1是示出根据本专利技术构思的示例实施例的数字CDS电路的框图。图2是示出图1的数字CDS电路的示例的框图。图3A和图3B是描述图2的数字CDS电路的操作的示图。图4、图5A、图5B和图5C是描述根据本专利技术构思的示例实施例的数字CDS电路的操作的示图。图6是示出图1的数字CDS电路的另一示例的框图。图7A、图7B、图8A和图8B是描述图6的数字CDS电路的操作的示图。图9是示出根据示例实施例的数字CDS电路的框图。图10是示出图9的数字CDS电路的示例的框图。图11A和图11B是示出包括在图10的数字CDS电路中的第二转换电路的示例的框图。图12是示出图9的数字CDS电路的另一示例的框图。图13是示出包括根据本专利技术构思的示例实施例的数字CDS电路的图像传感器的框图。图14是示出包括在图13的图像传感器中的单元像素的示例的电路图。图15是示出包括根据本专利技术构思的示例实施例的数字CDS电路的图像传感器的框图。图16是示出包括根据本专利技术构思的示例实施例的图像传感器的计算系统的框图。具体实施方式将参照示出了本专利技术构思的实施例的附图更完全地描述本专利技术构思的各个示例实施例。然而，本专利技术构思可按照许多不同形式实施，并且不应理解为限于本文阐述的实施例。相同的标号在本申请中始终指代相同元件。图1是示出根据本专利技术构思的示例实施例的数字相关双采样(CDS)电路100的框图。参照图1，数字CDS电路100可包括第一锁存电路200、第一转换电路300、第二转换电路400、第二锁存电路500和计算电路600。第一锁存电路200可基于第一控制信号CS1锁存输入相移码IPSC，以按次序存储第一相移码RSTP和第二相移码SIGP。第一相移码RSTP表示复位分量，第二相移码SIGP表示图像分量或信号分量。复位分量和图像分量可指包括在从图像传感器的像素阵列输出的模拟像素信号中的分量。如将参照图13进行的描述，数字CDS电路100可包括在图像传感器中，并且可设置在像素阵列的后级。第一转换电路300可将第一相移码RSTP和第二相移码SIGP分别转换为第一格雷码RSTG和第二格雷码SIGG。在授予FrankGray的标题为“PulseCodeCommunication”的美国专利No.2,632,058中描述了也被称作反射二进制码的格雷码。第二转换电路400可将第一格雷码RSTG和第二格雷码SIGG分别转换为第一二进制码RSTB和第二二进制码SIGB。与第一相移码RSTP相似，第一格雷码RSTG和第一二进制码RSTB中的每一个可表示复位分量。与第二相移码SIGP相似，第二格雷码SIGG和第二二进制码SIGB中的每一个可表示图像分量。第二锁存电路500可基于第二控制信号CS2锁存第二转换电路400的输出，以存储第一二进制码RSTB。计算电路600可基于第一二进制码RSTB和第二二进制码SIGB从图像分本文档来自技高网...

【技术保护点】
1.一种数字相关双采样电路，包括：第一锁存电路，其被构造为基于第一控制信号锁存输入相移码，以按次序存储第一相移码和第二相移码，所述第一相移码表示复位分量，所述第二相移码表示图像分量；第一转换电路，其被构造为将所述第一相移码和所述第二相移码分别转换为第一格雷码和第二格雷码；第二转换电路，其被构造为将所述第一格雷码和所述第二格雷码分别转换为第一二进制码和第二二进制码；第二锁存电路，其被构造为基于第二控制信号锁存所述第二转换电路的输出，以存储所述第一二进制码；以及计算电路，其被构造为基于所述第一二进制码和所述第二二进制码从所述图像分量中减去所述复位分量，以产生第三二进制码，并且按次序输出所述第三二进制码，所述第三二进制码表示有效图像分量。

【技术特征摘要】
2017.09.25 KR 10-2017-01235321.一种数字相关双采样电路，包括：第一锁存电路，其被构造为基于第一控制信号锁存输入相移码，以按次序存储第一相移码和第二相移码，所述第一相移码表示复位分量，所述第二相移码表示图像分量；第一转换电路，其被构造为将所述第一相移码和所述第二相移码分别转换为第一格雷码和第二格雷码；第二转换电路，其被构造为将所述第一格雷码和所述第二格雷码分别转换为第一二进制码和第二二进制码；第二锁存电路，其被构造为基于第二控制信号锁存所述第二转换电路的输出，以存储所述第一二进制码；以及计算电路，其被构造为基于所述第一二进制码和所述第二二进制码从所述图像分量中减去所述复位分量，以产生第三二进制码，并且按次序输出所述第三二进制码，所述第三二进制码表示有效图像分量。2.根据权利要求1所述的数字相关双采样电路，其中，所述输入相移码包括具有相同周期的多个相移信号，其中，所述多个相移信号中的每一个各自的相位与所述多个相移信号中的其它相移信号的相位部分地重叠，其中，基于所述多个相移信号中的至少两个产生所述第一格雷码的最低有效位和所述第二格雷码的最低有效位，并且其中，基于所述多个相移信号之一产生所述第一格雷码的最高有效位和所述第二格雷码的最高有效位。3.根据权利要求2所述的数字相关双采样电路，其中，所述多个相移信号包括第一相移信号、第二相移信号和第三相移信号，其中，所述第一转换电路包括：第一信号线，其被构造为输出对应于所述第一相移信号的第一相移位，作为对应于所述第一格雷码和/或所述第二格雷码的最高有效位的第一格雷位；以及第一XOR门，其被构造为对对应于所述第二相移信号的第二相移位和对应于所述第三相移信号的第三相移位执行XOR运算，以产生所述第一格雷码和/或所述第二格雷码的第二格雷位。4.根据权利要求3所述的数字相关双采样电路，其中，所述第二转换电路包括：第二XOR门，其被构造为对所述第一格雷位与符号确定位执行XOR运算，以产生第一二进制位；以及第三XOR门，其被构造为对所述第二格雷位和所述第一二进制位执行XOR运算，以产生第二二进制位。5.根据权利要求4所述的数字相关双采样电路，其中，在用于检测所述复位分量的第一时间段中，所述第一信号线输出对应于所述第一格雷码的最高有效位的第一复位格雷位，其中，在所述第一时间段中，所述第一XOR门产生所述第一格雷码的第二复位格雷位，其中，在所述第一时间段中，所述第二XOR门产生所述第一二进制码的第一复位二进制位，并且其中，在所述第一时间段中，所述第三XOR门产生所述第一二进制码的第二复位二进制位。6.根据权利要求5所述的数字相关双采样电路，其中，在用于检测所述图像分量的第二时间段中，所述第一信号线输出对应于所述第二格雷码的最高有效位的第一图像格雷位，其中，在所述第二时间段中，所述第一XOR门产生所述第二格雷码的第二图像格雷位，其中，在所述第二时间段中，所述第二XOR门产生所述第二二进制码的第一图像二进制位，并且其中，在所述第二时间段中，所述第三XOR门产生所述第二二进制码的第二图像二进制位。7.根据权利要求6所述的数字相关双采样电路，其中，所述符号确定位在所述第一时间段中具有逻辑高电平，其中，所述符号确定位在所述第二时间段中具有逻辑低电平。8.根据权利要求4所述的数字相关双采样电路，其中，所述第二锁存电路包括：第一复位锁存器，其被构造为响应于所述第二控制信号锁存所述第二XOR门的输出；以及第二复位锁存器，其被构造为响应于所述第二控制信号锁存所述第三XOR门的输出。9.根据权利要求3所述的数字相关双采样电路，其中，所述第一锁存电路包括：第一图像锁存器，其被构造为响应于所述第一控制信号锁存所述第一相移信号；第二图像锁存器，其被构造为响应于所述第一控制信号锁存所述第二相移信号；以及第三图像锁存器，其被构造为响应于所述第一控制信号锁存所述第三相移信号。10.根据权利要求2所述的数字相关双采样电路，其中，所述多个相移信号包括第一相移信号至第(2n-1)相移信号，所述第一相移信号至所述第(2n-1)相移信号中的每一个具有第一周期，其中n是大于或等于2的自然数，并且其中，所述第一相移信号至所述第(2n-1)相移信号中的两个相移信号之间的相位差实质上等于所述第一周期的1/(2×n)。11.根据权利要求1所述的数字相关双采样电路，其中，所述第一二进制码对应于所述第一格雷码的负表示，并且其中，...

【专利技术属性】
技术研发人员：李赫钟，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR