触点插塞及其形成方法技术

本公开涉及触点插塞及其形成方法。一种示例方法包括：穿过电介质层来图案化开口；沿开口的侧壁和底面沉积粘合层；在开口中，在粘合层上方沉积第一掩膜层；将第一掩膜层回蚀得低于电介质层的顶面；以及在回蚀第一掩膜层后，将开口的上部加宽。在对开口的上部进行加宽的同时，第一掩膜层遮蔽开口的底部。该方法还包括：在将开口的上部加宽之后，移除第一掩膜层，并在移除第一掩膜层之后，通过在开口中在粘合层上方沉积导体材料来在开口中形成触点。

【技术实现步骤摘要】
触点插塞及其形成方法
本申请大体上涉及半导体器件及其制造技术，尤其涉及触点插塞(contactplug)及其形成方法。
技术介绍
半导体器件被用在各种电子应用中，例如个人计算机、行动电话、数码相机以及其他电子装备。半导体器件通常是通过这样的方式制造的：在半导体衬底上方依次沉积绝缘层或电介质层、导体层和半导体材料层，并使用光刻来对这些各种材料层进行图案化以在其上形成电路组件和要素。半导体产业通过持续减小最小特征(feature)尺寸以允许将更多组件集成到给定面积中，来持续地提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度。但是，随着最小特征尺寸的减小，出现了应当解决的附加问题。
技术实现思路
在一个方面，本文提供了一种用于制造半导体器件的方法，包括：穿过电介质层来图案化开口；沿所述开口的侧壁和底面沉积粘合层；在所述开口中，在所述粘合层上方沉积第一掩膜层；将所述第一掩膜层回蚀得低于所述电介质层的顶面；在回蚀所述第一掩膜层后，将所述开口的上部加宽，其中，在对所述开口的上部进行加宽的同时，所述第一掩膜层遮蔽所述开口的底部；在将所述开口的上部加宽之后，移除所述第一掩膜层；以及在移除所述第一掩膜层之后，通过在所述开口中在所述粘合层上方沉积导体材料来在所述开口中形成触点。在一个方面，本文提供了一种用于制造半导体器件的方法，包括：在器件的区域中穿过电介质层来图案化第一开口；在所述器件的一区域中穿过所述电介质层来图案化第二开口；在所述第一开口和所述第二开口中沉积第一掩膜层；回蚀所述第一掩膜层，使得所述第一开口中所述第一掩膜层的第一顶面和所述第二开口中所述第一掩膜层的第二顶面低于所述电介质层的顶面，其中，所述第一顶面比所述第二顶面低第一距离；在所述第一开口和所述第二开口中，在所述第一掩膜层上方沉积第二掩膜层；以及回蚀所述第二掩膜层，使得所述第一开口中所述第二掩膜层的第三顶面和所述第二开口中所述第二掩膜层的第四顶面低于所述电介质层的顶面，其中，所述第三顶面比所述第四顶面低第二距离，所述第二距离小于所述第一距离。在一个方面，本文提供了一种半导体器件，包括低k电介质层和触点插塞。其中，触点插塞包括：导体材料，其中，所述导体材料在所述低k电介质层的上部比在所述低k电介质层的下部更宽；粘合层，沿着所述导体材料的侧壁和底面，其中，所述粘合层在所述低k电介质层的上部比在所述低k电介质层的下部更薄。附图说明在结合附图阅读时，从下面的详细说明会最佳地理解本公开的各个方面。应当注意，根据产业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚，各个特征的尺寸可能被任意增大或减小。图1以三维视图图示了根据某些实施例的FinFET的示例。图2、3、4、5、6、7、8A、8B、9A、9B、10A、10B、10C、10D、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A和16B是根据某些实施例，FinFET的制造中各个中间阶段的剖视图。图17、18、19、20、21、22、23、24、25、26、27、28和29是根据某些实施例，触点插塞的制造中各个中间阶段的剖视图。具体实施方式下面的公开内容提供了用于实施本专利技术不同特征的许多不同实施例或示例。下文描述了组件和布局的图中示例以简化本公开。当然，这些仅仅是示例而不是意在限制。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一、第二特征的实施例，也可以包括在第一、第二特征之间可能形成有附加特征，使得第一、第二特征可以不直接接触的实施例。另外，本公开可能在各个示例中重复了标号和/或字母。这种重复是为了简化和清楚的目的，其本身并不要求所讨论的各个实施例和/或配置之间存在关系。此外，本文中可能使用了空间相对性的术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示一个要素或特征相对于另一个(一些)要素或一个(一些)特征的关系。这些空间相对性的术语意在也涵盖了器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，因而本文中所用的空间相对性描述符可能被类似地解释。各种实施例提供了用于以改善的间隙填充(gapfilling)方式形成触点插塞的处理。例如，可以在电介质层中图案化开口，以暴露下方的特征结构(例如晶体管的源极/漏极区域或金属栅极)。该开口的上部可以被扩张，以增大用于将导体材料填充到该开口中的工艺窗口。在一些实施例中，导体材料是钴，这有利地提供了比其他触点材料(例如钨)更低的电阻。经过加宽的开口上部使导体材料能够以更少的缺陷(例如不想要的空洞)被填充。在一些实施例中，在沉积导体材料之前，粘合层被沉积在开口中。粘合层改善了导体材料与电介质层之间的粘合。掩膜层可以在开口中被沉积在粘合层上方，在对开口进行加宽的同时，掩膜可以被回蚀(etchback)以暴露粘合层的上部。将开口加宽可以有利地提供更大的工艺窗口，用于以更少的缺陷(例如空洞)在开口中形成触点。在一些实施例中，在开口的上部受到加宽的同时，掩膜层对粘合层的底部进行保护。在一些实施例中，在对开口进行加宽之前，掩膜层可以被重复地沉积和回蚀，以缓解处理过程中由器件的不同图案密度造成的图案负载效应(patternloadingeffect)。这样，各种实施例提供了用于触点插塞的制造方法和所得的结构，具有更少的缺陷、更小的电阻和更高的产率。本文在具体的上下文中讨论了各种实施例，即形成源极/漏极触点，这些触点电连接到finFET晶体管的源极/漏极区域。但是，各种实施例也可以应用于其他半导体器件/工艺，例如finFET晶体管的栅极触点、平面晶体管的栅极和/或源极/漏极触点、互连(interconnect)结构等。此外，本文中讨论的重复沉积和回蚀处理也可以应用于对图案负载有所顾虑的任何间隙填充应用中(例如在图案化处理中沉积反材料(reversematerial))。图1以三维视图图示了根据某些实施例的FinFET的示例。该FinFET包括衬底50(例如半导体衬底)上的鳍58。隔离区域56被布置在衬底50中，鳍58从相邻的隔离区域56之间向上凸起。尽管隔离区域56被描述/图示为与衬底50分开，但是本文中所用的术语“衬底”既可以被用来指代仅半导体衬底，也可以指代包括隔离区域在内的半导体衬底。栅极电介质层92沿着鳍58的侧壁和处于鳍58的顶面上方，栅电极94处于栅极电介质层92上方。源极/漏极区域82相对于栅极电介质层92和栅电极94被布置在鳍58的相反两侧。图1还图示了后续附图中所用的参考剖面。剖面A-A沿着栅电极94的纵向轴线，并处于例如与FinFET的源极/漏极区域82之间的电流方向垂直的方向。剖面B-B垂直于剖面A-A，沿着鳍58的纵向轴线，并处于例如FinFET的源极/漏极区域82之间的电流的方向上。剖面C-C平行于剖面A-A，并延伸穿过FinFET的源极/漏极区域。后续的附图参照这些参考剖面以便清楚。本文中讨论的某些实施例是在用后栅极(gate-last)工艺形成FinFET的上下文中进行讨论的。在其他实施例中，可以使用先栅极(gate-first)工艺。另外，某些实施例考虑到了平本文档来自技高网...

【技术保护点】
1.一种用于制造半导体器件的方法，包括：穿过电介质层来图案化开口；沿所述开口的侧壁和底面沉积粘合层；在所述开口中，在所述粘合层上方沉积第一掩膜层；将所述第一掩膜层回蚀得低于所述电介质层的顶面；在回蚀所述第一掩膜层后，将所述开口的上部加宽，其中，在对所述开口的上部进行加宽的同时，所述第一掩膜层遮蔽所述开口的底部；在将所述开口的上部加宽之后，移除所述第一掩膜层；以及在移除所述第一掩膜层之后，通过在所述开口中在所述粘合层上方沉积导体材料来在所述开口中形成触点。

【技术特征摘要】
2017.07.31 US 62/539,333;2017.11.01 US 15/801,1541.一种用于制造半导体器件的方法，包括：穿过电介质层来图案化开口；沿所述开口的侧壁和底面沉积粘合层；在所述开口中，在所述粘合层上方...

【专利技术属性】
技术研发人员：陈玺中，郭彥宏，赵家忻，邱意为，许立德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71